test: clean up imports

test: create generic PacketStreamer/PacketLogger and use it in link_tb/command_tb

phy: use vivado parameters and fix RX datapath (LSB first)

update clock constraints for SATA1 and use sys_clk of 200MHz
- data seems stable (mila capture) except when receive the ALIGN primtive from the device, we should maybe disable alignment on the HOST when link is ready...

add very basic PHY stimulator (to see HDD behaviour when we send primitives)

use Vivado programmer instead of IMPACT

fix compilation and use new cpu_csr_regions

improve check function

link_tb: fix cont regression

bist: add count to bist parameters

move Counter to common and use it in all modules

create SATACON and use it in bist_tb

bist: add ctrl_errors/data_errors and clean up

hdd: improve debug print

add simple synthetizable BIST

command: fix ValueError msg

command: memorize data on RX path before presenting it to the user

transport: add _get_item and simplify _encode_cmd/_decode_cmd

modify addressing (in sectors) and improve hdd model debug

command: fix TX path with random acknowledge

command: address/length in bytes

hdd: manage sector_size, limitation to 2048 dwords per dma

hdd: rearrange code (will be easier to understand)

command_tb: add random (still something to fix on TX)

rename bfm to hdd and clean up

command: add fsm for RX Path and manage D2H response in bfm

bfm: fix HDD read_dma_cmd, identify_dma_cmd and clean up

transport: generate sop on RX path

command_tb: add streamer and logger

bfm: create basic HDD model

remove transport_tb (transport will be tested in command_tb)

use description instead of layout

regroup all constants/ definitions in common

command: wip

bfm: dma_skeleton

command: code TX part and add command_tb

transport: remove dma_setup and pio_setup_d2h (not needed our controller)

remove Layer in module names

transport: merge cmd and data Sink/Source, will be easier

transport_tb: add basic test for TX path

transport: add transport_tb skeleton and fix compilation

transport: code SATATransportLayerRX (untested)

transport: code SATATransportLayerTX (untested)

phy: remove ALIGN primitives on RX path

link: add auto-check on link_tb

link: fix CONT on RX path

link: test HOLD on RX path

link: test RX path

link_tb: use LinkTXPacket and LinkRXPacket from bfm

move test

bfm: add FIS decoding/encoding

bfm: rewrite it and split Physical / Link layers

transport: define FIS layouts

link: split SATALinkLayer in SATALinkLayerTX and SATALinkLayerRX

link: manage CONT on RX path

link: manage CONT on TX path

link: simplify BFM

link: manage hold

link: add CRC check to BFM

link: fix link_tb (due to others modifications)

link: improve and clean up crc_tb, scrambler_tb

link: wip bfm

link: prepare simulation

clean up

use new EndpointDescription

link: SATALinkLayer skeleton

phy: use primitives dict and use only sata.std

phy: send 2 ALIGN primitives every 256 DWORDs

link: add SATALinkLayer skeleton (wip)

link: improve crc_tb/ preamble_tb and increase length

link: add Scrambler and testbench

link: add CRC and testbench

sata/link: add crc and scrambler C models from SATA specification

move code and create a directory for each layer

remove DRP ports (won't be used for now)

various fixes and simplifications, SATA1 & SATA2 OK

platforms: merge but keep support for iMPACT for now (xc3sprog need to be tested on Windows)

ctrl: drive txcomwake and not gtx.txcomwake in K7SATAPHYDeviceCtrl

revert simulation design and add wave

add .payload. to Sink and Source to be compatible with upstream Migen

instanciate GTXE2_COMMON (seems recommended in AR43339)

test to visualize OOB with Miscope

use SGMII clk (125MHz) and SFP for test on KC705

simplify and clean up

sim working

fix alignment (still some transmissions errors --> need to check clocks and resets)

fix and simplify ctrl fsms, OOB OK, align KO

gtx: add resynchronization on control signals

mmcm: configure default divider with default_speed

add tx_reset_fsm and rx_reset_fsm

reorganize code
- use sys_clk of 166.66MHz and using it instead of sata clk.
- rename clocking to CRG since it also handles resets.
- create datapath and move code from gtx.

clocking: clean up and add comments

host and device communicate with OOB, now need to fix ctrl

reset and lock of PLL OK. We see OOB signals on the link but they are not decoded by the device.

add modelsim simulation and start fixing init

modify TestDesign to be able to simulate phy with host <--> device loopback

move some logic outside of GTX

clean up (thanks to Sebastien)

integrate phy in test design and start fix syntax errors

instanciate device or host controller