Merge pull request #750 from Icenowy/anlogic-ff-init

Initialization of Anlogic DFFs

Merge pull request #773 from whitequark/opt_lut_elim_fixes

opt_lut: elimination fixes

Merge pull request #772 from whitequark/synth_lut

synth: add k-LUT mode

Merge pull request #771 from whitequark/techmap_cmp2lut

cmp2lut: new techmap pass

Fix VerificImporter asymmetric memories error message

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #769 from whitequark/typos

Fix typographical and grammatical errors and inconsistencies

Fix typographical and grammatical errors and inconsistencies.

The initial list of hits was generated with the codespell command
below, and each hit was evaluated and fixed manually while taking
context into consideration.

    DIRS="kernel/ frontends/ backends/ passes/ techlibs/"
    DIRS="${DIRS} libs/ezsat/ libs/subcircuit"
    codespell $DIRS -S *.o -L upto,iff,thru,synopsys,uint

More hits were found by looking through comments and strings manually.

opt_lut: reflect changes in sigmap.

Otherwise, some LUTs will be missed during elimination.

opt_lut: use a worklist, and revisit cells affected by elimination.

opt_lut: count eliminated cells, and set opt.did_something for them.

synth_ice40: use 4-LUT coarse synthesis mode.

synth: add k-LUT mode.

synth: improve script documentation. NFC.

cmp2lut: new techmap pass.

Merge pull request #768 from whitequark/opt_lut_elim

opt_lut: eliminate LUTs evaluating to constants or inputs

opt_lut: eliminate LUTs evaluating to constants or inputs.

Fix handling of (* keep *) wires in wreduce

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #766 from Icenowy/anlogic-latches

anlogic: add latch cells

Fix 7 instances of add_share_file to add_gen_share_file

in techlibs/ecp5/Makefile.inc to permit out-of-tree builds

Squelch a little more trailing whitespace

anlogic: add latch cells

Add latch cells to Anlogic cells replacement library by copying other
FPGAs' latch code to it.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Merge pull request #761 from whitequark/proc_clean_partial

proc_clean: remove any empty cases, if possible to do safely

Add "read_ilang -[no]overwrite"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of github.com:YosysHQ/yosys

proc_clean: remove any empty cases if all cases use all-def compare.

Merge pull request #757 from whitequark/manual_mem

manual: document $meminit cell and memory_* passes

proc_clean: remove any empty cases at the end of the switch.

Previously, only completely empty switches were removed.

manual: make description of $meminit ports match reality.

Merge pull request #758 from whitequark/tcl_script_args

tcl: add support for passing arguments to scripts

Merge pull request #759 from whitequark/memory_collect_init_x

memory_collect: do not truncate 'x from \INIT

memory_collect: do not truncate 'x from \INIT.

The semantics of an RTLIL constant that has less bits than its
declared bit width is zero padding. Therefore, if the output of
memory_collect will be used for simulation, truncating 'x from
the end of \INIT will produce incorrect simulation results.

manual: fix typos.

tcl: add support for passing arguments to scripts.

manual: document $meminit cell and memory_* passes.

Merge pull request #752 from Icenowy/anlogic-lut-cost

Anlogic: let LUT5/6 have more cost than LUT4-

Merge pull request #753 from Icenowy/anlogic-makefile-fix

anlogic: fix Makefile.inc

Merge pull request #749 from Icenowy/anlogic-dram-fix

anlogic: fix dbits of Anlogic Eagle DRAM16X4

anlogic: fix Makefile.inc

During the addition of DRAM inferring support, the installation of
eagle_bb.v is accidentally removed.

Fix this issue.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Anlogic: let LUT5/6 have more cost than LUT4-

According to the datasheet of Anlogic Eagle FPGAs, The LUTs natively
in an Anlogic FPGA is LUT4 (in MSLICEs) and "Enhanced LUT5" (in
LSLICEs). An "Enhanced LUT5" can be divided into two LUT4s.

So a LUT5 will cost around 2x resource of a LUT4, and a LUT6 will cost
2x resource of a LUT5.

Change the -lut parameter passed to the abc command to pass this cost
info to the ABC process.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Minor style fixes

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #748 from makaimann/add-btor-ops

Add btor ops for $mul, $div, $mod and $concat

Merge pull request #751 from daveshah1/fix_589

memory_dff: Fix typo when checking init value

memory_dff: Fix typo when checking init value

Signed-off-by: David Shah <davey1576@gmail.com>

Fix segfault in AST simplify

(as proposed by Dan Gisselquist)

Signed-off-by: Clifford Wolf <clifford@clifford.at>

anlogic: set the init value of DFFs

As dffinit has already supported for different initialization strings
for DFFs and check for re-initialization, initialization of Anlogic
DFFs are now ready to go.

Support for set the init values of Anlogic DFFs.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Add "dffinit -noreinit" parameter

Sometimes the FF cell might be initialized during the map process, e.g.
some FPGA platforms (Anlogic Eagle and Lattice ECP5 for example) has
only a "SR" pin for a FF for async reset, that resets the FF to the
initial value, which means the async reset value should be set as the
initial value. In this case the DFFINIT pass shouldn't reinitialize it
to a different value, which will lead to error.

Add a "-noreinit" parameter for the safeguard. If a FF is not
technically initialized before DFFINIT pass, the default value should be
set to x.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Improve src tagging (using names and attrs) of cells and wires in verific front-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "dffinit -strinit high low"

On some platforms the string to initialize DFF might not be "high" and
"low", e.g. with Anlogic TD it's "SET" and "RESET".

Add a "-strinit" parameter for dffinit to allow specify the strings used
for high and low.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

anlogic: fix dbits of Anlogic Eagle DRAM16X4

The dbits of DRAM16X4 is wrong set to 2, which leads to waste of DRAM
bits.

Fix the dbits number in the RAM configuration.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Add btor ops for $mul, $div, $mod and $concat

Merge pull request #746 from Icenowy/anlogic-dram

Support for DRAM inferring on Anlogic FPGAs

Merge pull request #742 from whitequark/changelog

Update CHANGELOG to mention my improvements

Merge pull request #741 from whitequark/ilang_slice_sigspec

read_ilang: allow slicing all sigspecs, not just wires

Merge pull request #744 from whitequark/write_verilog_$shift

write_verilog: handle the $shift cell

anlogic: add support for Eagle Distributed RAM

The MSLICEs on the Eagle series of FPGA can be configured as Distributed
RAM.

Enable to synthesis to DRAM.

As the Anlogic software suite doesn't support any 'bx to exist in the
initializtion data of DRAM, do not enable the initialization support of
the inferred DRAM.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Revert "Leave only real black box cells"

This reverts commit 43030db5fff285de85096aaf5578b0548659f6b7.

For a synthesis tool, generating EG_LOGIC cells are a good choice, as
they can be furtherly optimized when PnR, although sometimes EG_LOGIC is
not as blackbox as EG_PHY cells (because the latter is more close to the
hardware implementation).

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Merge pull request #745 from YosysHQ/revert-714-abc_preserve_naming

Revert "Proof-of-concept: preserve naming through ABC using dress"

Revert "Proof-of-concept: preserve naming through ABC using dress"

write_verilog: handle the $shift cell.

The implementation corresponds to the following Verilog, which is
lifted straight from simlib.v:

    module \\$shift (A, B, Y);

    parameter A_SIGNED = 0;
    parameter B_SIGNED = 0;
    parameter A_WIDTH = 0;
    parameter B_WIDTH = 0;
    parameter Y_WIDTH = 0;

    input [A_WIDTH-1:0] A;
    input [B_WIDTH-1:0] B;
    output [Y_WIDTH-1:0] Y;

    generate
        if (B_SIGNED) begin:BLOCK1
            assign Y = $signed(B) < 0 ? A << -B : A >> B;
        end else begin:BLOCK2
            assign Y = A >> B;
        end
    endgenerate

    endmodule

Update CHANGELOG.

read_ilang: allow slicing sigspecs.

Merge pull request #736 from whitequark/select_assert_list

select: print selection if a -assert-* flag causes an error

select: print selection if a -assert-* flag causes an error.

Rename "fine:" label to "map:" in "synth_ice40"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #704 from webhat/feature/fix-awk

Using awk rather than gawk

write_verilog: add a missing newline.

Merge pull request #738 from smunaut/issue_737

verilog_parser: Properly handle recursion when processing attributes

Merge pull request #735 from daveshah1/trifixes

deminout fixes

Merge pull request #739 from whitequark/patch-1

Add .editorconfig file

Add .editorconfig file.

See https://editorconfig.org/ for details.

Fix equiv_opt indenting

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #724 from whitequark/equiv_opt

equiv_opt: new command, for verifying optimization passes

Merge pull request #734 from grahamedgecombe/fix-shuffled-bram-initdata

memory_bram: Fix initdata bit order after shuffling

Merge pull request #730 from smunaut/ffssr_dont_touch

ice40: Honor the "dont_touch" attribute in FFSSR pass

Merge pull request #729 from whitequark/write_verilog_initial

write_verilog: correctly map RTLIL `sync init`

Merge pull request #725 from olofk/ram4k-init

Only use non-blocking assignments of SB_RAM40_4K for yosys

Merge pull request #714 from daveshah1/abc_preserve_naming

Proof-of-concept: preserve naming through ABC using dress

Merge pull request #723 from whitequark/synth_ice40_map_gates

synth_ice40: split `map_gates` off `fine`

Merge pull request #722 from whitequark/rename_src

rename: add -src, for inferring names from source locations

Merge pull request #720 from whitequark/master

lut2mux: handle 1-bit INIT constant in $lut cells

verilog_parser: Properly handle recursion when processing attributes

Fixes #737

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

deminout: Consider $tribuf cells

Signed-off-by: David Shah <dave@ds0.me>

deminout: Don't demote constant-driven inouts to inputs

Signed-off-by: David Shah <dave@ds0.me>

memory_bram: Fix initdata bit order after shuffling

In some cases the memory_bram pass shuffles the order of the bits in a
memory's RD_DATA port. Although the order of the bits in the WR_DATA and
WR_EN ports is changed to match the RD_DATA port, the order of the bits
in the initialization data is not.

This causes reads of initialized memories to return invalid data (until
the initialization data is overwritten).

This commit fixes the bug by shuffling the initdata bits in exactly the
same order as the RD_DATA/WR_DATA/WR_EN bits.

Add yosys-smtbmc support for btor witness

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ice40: Honor the "dont_touch" attribute in FFSSR pass

This is useful if you want to place FF manually ... can't merge SR in those
because it might make the manual placement invalid

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Add "yosys-smtbmc --btorwit" skeleton

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix btor init value handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: correctly map RTLIL `sync init`.

equiv_opt: pass -D EQUIV when techmapping.

This allows avoiding techmap crashes e.g. because of large memories
in white-box cell models.

equiv_opt: new command, for verifying optimization passes.

Merge pull request #727 from whitequark/opt_lut

 opt_lut: leave intact LUTs with cascade feeding module outputs

opt_lut: leave intact LUTs with cascade feeding module outputs.

opt_lut: show original truth table for both cells.

opt_lut: add -limit option, for debugging misoptimizations.

Only use non-blocking assignments of SB_RAM40_4K for yosys

In an initial statement, blocking assignments are normally used
and e.g. verilator throws a warning if non-blocking ones are used.

Yosys cannot however properly resolve the interdependencies if
blocking assignments are used in the initialization of SB_RAM_40_4K
and thus this has been used.

This patch will change to use non-blocking assignments only for yosys

abc: Preserve naming through ABC using 'dress' command

Signed-off-by: David Shah <dave@ds0.me>

synth_ice40: split `map_gates` off `fine`.

Add missing .gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in opt_expr handling of a<0 and a>=0

Signed-off-by: Clifford Wolf <clifford@clifford.at>