intel_alm: add more megafunctions. NFC.

Bump version

Replace opt_rmdff with opt_dff.

Bump YOSYS_VER

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Add dffunmap pass.

To be used with backends that cannot deal with fancy FF types (like blif
or smt).

opt_expr: Remove -clkinv option, make it the default.

Adds -noclkinv option just in case the old behavior was actually useful
to someone.

synth_ice40: Use opt_dff.

The main part is converting ice40_dsp to recognize the new FF types
created in opt_dff instead of trying to recognize the mux patterns on
its own.

The fsm call has been moved upwards because the passes cannot deal with
$dffe/$sdff*, and other optimizations don't help it much anyway.

synth_xilinx: Use opt_dff.

The main part is converting xilinx_dsp to recognize the new FF types
created in opt_dff instead of trying to recognize the patterns on its
own.

The fsm call has been moved upwards because the passes cannot deal with
$dffe/$sdff*, and other optimizations don't help it much anyway.

async2sync: Support all FF types.

Add opt_dff pass.

verilog_backend: Add handling for all FF types.

Merge pull request #2314 from YosysHQ/verifix_errorfix

Verific - prevent exit yosys due to stored error

Clear last error message

opt_expr: Fix handling of $_XNOR_ cells with A = B.

Fixes #2311.

ffinit: Fortify the code a bit.

This fixes handling of messy cases involving repeatedly setting and
removing the same init bit.

Merge pull request #2301 from zachjs/for-loop-errors

Clearer for loop error messages

Merge pull request #2306 from YosysHQ/mwk/equiv_induct-undef

equiv_induct: Fix up assumption for $equiv cells in -undef mode.

equiv_induct: Fix up assumption for $equiv cells in -undef mode.

Before this fix, equiv_induct only assumed that one of the following is
true:

- defined value of A is equal to defined value of B
- A is undefined

This lets through valuations where A is defined, B is undefined, and
the defined (meaningless) value of B happens to match the defined value
of A.  Instead, tighten this up to OR of the following:

- defined value of A is equal to defined value of B, and B is not
  undefined
- A is undefined

intel_alm: direct M10K instantiation

This reverts commit a3a90f6377f251d3b6c5898eb1543f8832493bb8.

intel_alm: increase abc9 -W

Merge pull request #2299 from zachjs/arg-loop

Avoid generating wires for function args which are constant

Clearer for loop error messages

Avoid generating wires for function args which are constant

async2sync: Refactor to use FfInitVals.

memory_dff: Refactor to use FfInitVals.

proc_dlatch: Refactor to use FfInitVals.

pmux2shift: Refactor to use FfInitVals.

wreduce: Refactor to use FfInitVals.

techmap: Refactor to use FfInitVals.

shregmap: Refactor to use FfInitVals.

abc: Refactor to use FfInitVals.

dffinit: Refactor to use FfInitVals.

zinit: Refactor to use FfInitVals.

dfflegalize: Refactor to use FfInitVals.

clk2fflogic: Support all FF types.

satgen: Add support for dffe, sdff, sdffe, sdffce cells.

Add utility module for representing flip-flops.

memory_dff: recognize more dff cells

Add utility module for dealing with init attributes.

Merge pull request #2285 from YosysHQ/mwk/techmap-cellname

techmap: Add _TECHMAP_CELLNAME_ special parameter.

Merge pull request #2294 from Ravenslofty/intel_alm_timings

intel_alm: add additional ABC9 timings

intel_alm: add additional ABC9 timings

Remove EXPLICIT_CARRY logic.

The symbiflow-arch-defs tool chain no longer needs the EXPLICIT_CARRY
within yosys itself.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

techmap: Add _TECHMAP_CELLNAME_ special parameter.

This parameter will resolve to the name of the cell being mapped.  The
first user of this parameter will be synth_intel_alm's Quartus output,
which requires a unique (and preferably descriptive) name passed as
a cell parameter for the memory cells.

Merge pull request #2215 from boqwxp/qbfsat-solver-options

qbfsat, smt2, smtio: Add `-solver-option` to allow specifying SMT-LIBv2 `(set-option ...)` commands

smtio: Emit `mode: start` options before `set-logic` command and any other options after it.

Refer to the SMT-LIB specification, section 4.1.7.  According to the spec, some options can only be specified in `start` mode.  Once the solver sees `set-logic`, it moves to `assert` mode.

smtio: Add support for parsing `yosys-smt2-solver-option` info statements.

qbfsat: Add `-solver-option` option.

smt2: Add `-solver-option` option.

Merge pull request #2282 from YosysHQ/claire/satunsat

Only allow "sat" and "unsat" smt solver responses in yosys-smtbmc

celltypes: Fix EN port name for some FF types.

Only allow "sat" and "unsat" smt solver responses in yosys-smtbmc

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #2276 from YosysHQ/mwk/satgen-cc

satgen: Move importCell out of the header.

satgen: Move importCell out of the header.

This function has no hope of ever getting inlined anyway, and it speeds
up yosys compile time by 7%.

Merge pull request #2275 from YosysHQ/mwk/sf2-clkint-fix

sf2: Emit CLKINT even if -clkbuf not passed

sf2: Emit CLKINT even if -clkbuf not passed

This restores pre #2229 behavior.

Merge pull request #2274 from YosysHQ/mwk/anlogic-ff-fix

anlogic: Fix FF mapping.

anlogic: Fix FF mapping.

Merge pull request #2229 from Ravenslofty/sf2_remove_sf2_iobs

sf2: replace sf2_iobs with {clkbuf,iopad}map

Merge pull request #2273 from whitequark/write-verilog-always-star-initial

verilog_backend: in non-SV mode, add a trigger for `always @*`

Merge pull request #2272 from whitequark/write-verilog-sv

verilog_backend: add `-sv` option, make `-o <filename>.sv` work

Merge pull request #2238 from YosysHQ/mwk/dfflegalize-anlogic

anlogic: Use dfflegalize.

Merge pull request #2226 from YosysHQ/mwk/nuke-efinix-gbuf

efinix: Nuke efinix_gbuf in favor of clkbufmap.

verilog_backend: in non-SV mode, add a trigger for `always @*`.

This commit only affects translation of RTLIL processes (for which
there is limited support).

Due to the event-driven nature of Verilog, processes like

    reg x;
    always @*
        x <= 1;

may never execute. This can be fixed in SystemVerilog code by using
`always_comb` instead of `always @*`, but in Verilog-2001 the options
are limited. This commit implements the following workaround:

    reg init = 0;
    reg x;
    always @* begin
        if (init) begin end
        x <= 1;
    end

Fixes #2271.

verilog_backend: add `-sv` option, make `-o <filename>.sv` work.

See #2271.

Merge pull request #2270 from whitequark/cxxrtl-fix-typo

cxxrtl: fix typo

Merge pull request #2269 from YosysHQ/claire/bisonwall

Use "bison -Wall -Werror" for verilog front-end

Treat all bison warnings as errors in verilog front-end

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Use %precedence in verilog_parser.y

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Fix bison warnings for missing %empty

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Run bison with -Wall for verilog front-end

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #2257 from antmicro/fix-conflicts

Restore #2203 and #2244 and fix parser conflicts

Add missing semicolons

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

opt_merge: Dedup one more use of FF cell type list.

achronix: Use dfflegalize.

cxxrtl: fix typo. NFC.

anlogic: Use dfflegalize.

intel: Use dfflegalize.

Revert "intel_alm: direct M10K instantiation"

This reverts commit 09ecb9b2cf3ab76841d30712bf70dafc6d47ef67.

Merge pull request #2263 from whitequark/cxxrtl-capi-eval-commit

cxxrtl: expose eval() and commit() via the C API

cxxrtl: expose eval() and commit() via the C API.

xilinx: Fix srl regression.

Of standard yosys cells, xilinx_srl only works on $_DFF_?_ and
$_DFFE_?P_, which get upgraded to $_SDFFE_?P?P_ by dfflegalize at the
point where xilinx_srl is called for non-abc9.  Fix this by running
ff_map.v first, resulting in FDRE cells, which are handled correctly.

proc_dlatch: Remove init values for combinatorial processes.

Fixes #2258.

dfflegalize: Gather init values from all wires.

Skipping non-selected wires is unsound in an obvious way.

Merge pull request #2256 from YosysHQ/claire/fix2241

Add AST_EDGE support to AstNode::detect_latch()

Add AST_EDGE support to AstNode::detect_latch(), fixes #2241

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Fix S/R conflicts

This commit fixes S/R conflicts introduced by commit 6f9be93.

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Fix R/R conflicts

This commit fixes R/R conflicts introduced by commit 7e83a51.
Parameter logic is already defined as part of `param_range_type` rule.

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Revert "Revert PRs #2203 and #2244."

This reverts commit 9c120b89ace6c111aa4677616947d18d980b9c1a.

sf2: replace sf2_iobs with {clkbuf,iopad}map

Merge pull request #2255 from whitequark/bison-Werror-conflicts

verilog_parser: turn S/R and R/R conflicts into hard errors

Merge pull request #2254 from whitequark/cxxrtl-extern-c

cxxrtl: add missing extern "C"

sf2: Use dfflegalize.

verilog_parser: turn S/R and R/R conflicts into hard errors.

Fixes #2253.

Revert PRs #2203 and #2244.

This reverts commit 7e83a51fc96495c558a31fc3ca6c1a5ba4764f15.
This reverts commit b422f2e4d0b8d5bfa97913d6b9dee488b59fc405.
This reverts commit 7cb56f34b06de666935fbda315ce7c7bd45048b3.
This reverts commit 6f9be939bd7653b0bdcae93a1033a086a4561b68.
This reverts commit 76a34dc5f3a60c89efeaa3378ca0e2700a8aebd2.

cxxrtl: add missing extern "C".

This bug was hidden if a header was generated.

xilinx: Use dfflegalize.

dfflibmap: Refactor to use dfflegalize internally.

Fix issue #2251 (#2252)

* Fix #2251 - YosysJS ReferenceError: _memset is not defined.
Add '_memset' in emcc EXPORTED_FUNCTIONS in Makefile.

clkbufmap: improve input pad handling.

- allow inserting only the input pad cell
- do not insert the usual buffer if the input pad already acts as a
  buffer