adding support to flash an FBI image

software/bios: rename ef command to fe (for consistency)

software/libbase/spiflash: rename CHIP_ERASE_CMD to CE_CMD (for consistency)

Merge pull request #302 from FrankBuss/master

erase flash command added

soc_core: remove add_cpu method (when no real CPU but only wishbone masters, self.cpu is declared as CPUNone)

erase flash command added

integration/export: do not include soc.h in csr.h when with_access_functions=False

Idealy we should have another parameter for that.

soc_sdram/kcu105: add optional main_ram_size_limit and use it on KCU105 to limit to 1GB instead of 2GB.

CSR map will need to be updated to support the 2GB.

soc_sdram: remove use_full_memory_we parameter (always used as True)

soc_sdram: update copyrights

Merge pull request #300 from gsomlo/gls-rocket-axi

RFC: Direct link between Rocket/mem_axi <--> LiteDRAM dataport

cpu/rocket: parameterize axi interface data width

Rocket variants can be configured with axi port data widths that
are multiples of the native word size (64 bits in our case). In
the future, we will add variants with mem_axi data width > 64 bit,
to match the native data width of the LiteDRAM controller on
various development boards (e.g., 128 bits on the ecp5versa, and
256 bits on the trellisboard).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc_sdram: remove upper limit on usable main RAM

Revert commit #68a503174.

cpu/rocket, soc_sdram: Connect mem_axi to LiteDRAM, bypass WB bus

Connect Rocket's dedicated port for cached RAM accesses (mem_axi)
directly to the LiteDRAM data port, bypassing the shared LiteX
(Wishbone) bus.

When both Rocket's mem_axi and LiteDRAM's port have the same data
width, use a native point-to-point AXI connection.

Otherwise, convert both ends to Wishbone, and use the Wishbone
data width converter to bridge the gap.
FIXME: In the future, this part should be replaced with a native
AXI data width converter!

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

interconnect/csr_bus/SRAM: add mem_size check

Memory size is limited to 512 bytes:
- CSR region size is 0x800 (4096)
- default csr_data_width is 8
maximum size = 4096/8 = 512 bytes.

soc_core/soc_core_args: specify default cpu (vexriscv)

lattice/diamond/tcl: always use / separators, even on windows

cpu/minerva: elaborate minerva verilog to build directory

soc/integration/builder: pass output_dir to platform, make sure gateware/software directory are created before finalizing

cpu/minerva: generate minerva.v near core.py not in submodule

cpu/minverva: give more explicit error message when not able to elaborate cpu

Merge pull request #297 from mithro/mem-region-pp

Improve the error message on memory region conflict.

Improve the error message on memory region conflict.

Before;
```
ValueError: Memory region conflict between rom and main_ram
```

After;
```
ValueError: Memory region conflict between rom (<SoCMemRegion 0x10000000 0x10000 cached>) and main_ram (<SoCMemRegion 0x0 0x20000000 cached>)
```

Fixes #296.

Merge pull request #293 from mithro/mor1kx-fix

Fix file names for the mor1kx processor.

Fix file names for the mor1kx processor.

Fixes #292.

targets: use type="io" instead of io_region=True

integration/SoCMemRegion: use type instead of io_region/linker_region and export type to csv/json

Supported types: "cached", "io", "cached+linker", "io+linker", default="cached"

soc_core: add check_regions_overlap method, add linker_region support (overlap is not checked on linker_regions)

soc_core/add_memory_region: fix memory overlap detection

test/test_targets: skip Minerva test on Travis-CI, remove commented tests

cpu/minerva: elaborate from nmigen sources during build, enable hardware multiplier

Merge pull request #286 from gsomlo/gls-timingstrict

build/lattice/trellis: optionally allow failure if p&r timing not met

build/lattice/trellis: optionally allow failure if p&r timing not met

When timing requirements are strict, allow the build process to fail upon
failure to meet timing. This facilitates running the build process from a
loop, repeatedly, until a "lucky" p&r solution is found, e.g.:

  while true; do
    litex/boards/targets/versa_ecp5.py --gateware-toolchain trellis \
      --sys-clk-freq=60e06 --cpu-type rocket --cpu-variant linux \
      --with-ethernet --yosys-nowidelut \
      --nextpnr-timingstrict
    if [ "$?" == "0" ]; then
      echo "Success" | mail -s "Build Succeeded" your@email.here
      break
    fi
  done

This augments commit #683e0668, which unconditionally forced p&r to
succeed, regardless of whether timing was met, via '--timing-allow-fail'.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #283 from kbeckmann/kbeckmann/bios_increment_address

bios: Increment address when writing to flash

bios: Increment address when writing to flash

build/lattice/trellis: use --timing-allow-fail to allow generating bistream when timings are not met

This is the default behaviour of the others tools and allow testing designs on hardware with small violations.

soc/cores/icap/ICAPBitstream: always keep fifo.source.ready to 1

Merge pull request #282 from antmicro/icapbitstream_fixes

Fix ICAPBitstream

cores/icap/ICAPBitstream: add source ready signal.

soc/integration/__init__: remove imports (not used and causing issues

build: always use platform.add_source and avoid manipulate platform.sources directly

build/generic_platform: replace set with list for sources/verilog_include_paths

Python does not have native OrderedSet and we need to be able to preserve the order of the sources
for some backends (Verilator for instance), so use list instead of set.

cores/icap/ICAPBitstream: simplify, add icap_clk_div parameter, describe how to use it.

build/generic_platform: keep language to None if None after tools.language_by_filename

soc_core: fix default --uart_name

integration/soc_core: expose more SoC parameters

Merge pull request #280 from kbeckmann/picorv32_typo

picorv32: Fix minimal variant params

picorv32: Fix minimal variant params

The param p_ENABLE_COUNTERS was misspelled.

soc_core: fix soc_core_argdict

cpu/lm32: add missing buses

soc_core/soc_core_argdict: use inspect to get all parameters and simplify

integration: simplify cpu buses auto-conversion (always use Converter, thanks gsomlo)

interconnect/wishbone: fix Converter case when buses are identical

platforms/versa_ecp5: add serdes refclk/sma

cpu/rocket: expose 64-bit buses (use automatic down-conversion of SoCCore)

soc_core: add automatic down-conversion of CPU buses to 32-bit (if needed)

soc/interconnect/axi: re-align to improve readability

software/bios: simplify banners

cpu/picorv32: remove obsolete comment

cpu/picorv32: use a single idbus

cpu: cleanup/re-align

cpu/rocket: rename ibus/dbus to mem_wb/mmio_wb and add size suffix

cpu: add buses list and use it in soc_core to add bus masters

integration: move soc constants to soc.h of csr.h

software retro-compat with soc.h included in csr.h

build/generic_platform: only add sources if language is not None

xilinx/vivado: replace "xy" == language with language == "xy"

Merge pull request #277 from railnova/feature/vivado_sysverilog_support

[feature] Add SystemVerilog support for the Vivado builder

integration/soc_zynq: shadow_base no longer recommended (replace with io_regions)

bios/main: use same banner than README (MiSoC cited in README/LICENSE)

software/bios: don't show peripherals init banner if nothing to init, add Ethernet init printf

Add system Verilog support for the Vivado builder

Merge pull request #276 from gsomlo/gls-rocket-map

cpu/rocket: swap main_mem and io regions

cpu/rocket: swap main_mem and io regions

The total size of RAM (main_mem) can be expected to vary significantly,
and often exceed the size needed for MMIO allocations by a large margin.

As such, place Rocket's MMIO (io regions) below 0x8000_0000, and start
the RAM (main_mem) at 0x8000_0000, with nothing above it to limit its
future growth.

Also, bump the pre-built Rocket verilog submodule to an updated version,
which also comes with matching changes to the way MMIO and RAM accesses
are mapped and routed to their respective AXI interfaces.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu: add default io_regions to CPUNone (all address range can be used as IO)

Merge pull request #275 from pcotret/patch-1

Update README (related to issue #273)

soc_core: improve check_io_region error message

targets/sim: switch from shadow_base to io_regions

cpu/rocket: move csr to IO region

build/xilinx/vivado: fix default synth-mode

soc_core/cpu: add io_regions and deprecate shadow_base (with API retro-compat)

The shadow_base parameter has always been difficult to apprehend, replace it with
io_regions (uncached regions) defined user or the CPU.

The equivalent of a shadow_base parameter of 0x80000000 in the old API is:
io_regions = {0x80000000: 0x80000000} # origin, length

It's still possible to use shadow_base with retro-compat, but user is encouraged
to update and features will be removed in the future.

Update README (related to issue #273)

Following my problems with the quick start guide (issue #273), I suggest a few modifications to have a "real" quick start guide.

Merge pull request #274 from gsomlo/gls-shadow-base

builder: use the SoC's existing shadow base with get_csr_header()

builder: use the SoC's existing shadow base with get_csr_header()

Both the SoC and get_csr_header() have independently set defaults
for the value of 'shadow_base'. If the SoC's value was modified,
ensure that get_csr_header() uses the modified value instead of
its own default.

Signed-off-by: Gabriel Somlo <somlo@cmu.edu>

targets/arty: allow setting synth-mode to yosys with command line: --synth-mode=yosys

build/xilinx/vivado: add vivado_build_args/vivado_build_argdict for yosys synthesis mode

xilinx/common: be sure language is not vhdl when yosys synthesis is used

cpu/vexriscv: use specific mem_map for linux variant

Merge pull request #271 from gsomlo/gls-yosys-nowidelut

RFC: optional '-nowidelut' flag for yosys synth_ecp5

trellis, versa_ecp5: optional '-nowidelut' flag for yosys synth_ecp5

Passing '-nowidelut' to yosys' synth_ecp5 command improves area utilization
to the point where a (linux variant) rocket-chip based design will fit on a
versa_ecp5 board. Usually '-nowidelut' incurs a timing penalty, but that is
then mitigated by using DSP inference (enabled by default from yosys commit
8474c5b3).

Off by default, this flag can be enabled by adding '--yosys-nowidelut=True'
to the litex/boards/targets/versa_ecp5.py command line.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #272 from sergachev/fix-comments

fix comments in icap.py

fix comments

litex_setup: add litejesd204b

Merge pull request #270 from gsomlo/gls-csr-upper

soc/integration: ensure CSR constants are in uppercase

soc/cores/icap: simplify ICAPBitstream (untested)

soc/cores/icap: rename ICAP to ICAPBistream and revert old ICAP

Merge pull request #269 from antmicro/rework_icap

soc: cores: support sending custom bitstream to ICAP

soc/integration: ensure CSR constants are in uppercase

Fixup over commit 8be5824e.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc: cores: support sending custom bitstream to ICAP

This adds FIFO that can be used to send any
sequence of commands to the ICAP controller.

soc/interconnect: rename stream_packet to packet & cleanup (with retro-compat)

soc/interconnect/stream: add separators, mode Actor modules just after Endpoint