sv_binutils: fix link to script in disclaimer

add spr-to-state conversion, and support for state1 in PowerDecoder2

see soc/fu/trap/main_stage.py trap() function, and:
https://libre-soc.org/irclog/%23libre-soc.2022-01-18.log.html#t2022-01-18T13:21:25
bits of SRR1 need to be preserved on an interrupt, which means that
PowerDecoder2 must schedule a read of SRR1.  the Power ISA spec
is extremely obscure and obtuse on which bits must be preserved,
therefore it is just easier to copy microwatt behaviour

grev[w][i][.] pseudo-code works

add log2 pseudo-code helper

format code

add test_caller_logical.py

Merge branch 'master' of ssh://git.libre-soc.org:922/openpower-isa

speed up pywriter

add a couple of trap pipeline unit tests
these are based on linux-5.7 to make microwatt compatibility with
hrfid and mtmsrd work

WIP speed up pywriter by caching stuff more and not deepcopying

currently broken

sv_binutils: fix typo in disclaimer

sv_binutils: add missing include directives

sv_binutils: introduce SVP64 entries

sv_binutils: rename Field into CType

sv_binutils: inherit Entry from Field

sv_binutils: drop semicolons in c_var methods

correctly identify atomic reservation CSV file field and
copy into op in PowerDecoder2

add atomic reservation field to Power Decoder data structures

remove stray newline

add grev[w][i][.] pseudo-code

add second version of wb_get which can cope with pipelines
TODO: make it spot the "stall" signal

increase addr_wid to 64 in TestRunnerBase. hm this should not
be importing from soc, openpower-isa should be entirely independent

enable privileged-instruction detection which had previously
been commented-out

sv_binutils: drop redundant imports

sv_binutils: sort entries by name

sv_binutils: discard VHDL stuff in comments

sv_binutils: calculate reserved bits

sv_binutils: reorder declarations

sv_binutils: print opcode as hexadecimal

add grev[w][i] instructions

format code

add stand-alone simulator bitmanip test

add tlbsync and wait as NOPs

add eieio instruction as a NOP to minor 31 csv

add lbzcix instruction which had been completely forgotten (doh)

sv_binutils: introduce real opcode class

sv_binutils: parse CSVs directly

sv_binutils: support basic header generation

sv_binutils: introduce code generator class

sv_binutils: use stdin as input stream

sv_binutils: introduce helper classes

copy over msr and rename cia to nia in PowerDecoder2

Add an inorder flag to pspec

add empty default_mem for running without MMU

whoops wrong parameter name

quick attempt to fix test_decoder_gas.py (did not work)

bool() is !!() for integers

Add missing parentheses for explicit operator precedence

add very basic PowerDecode2 test which at least gets things going

a few extra things discovered needing c syntax not python syntax
in crtl

Give human-readable names to slots, run functions and filenames

Put CRTL CFFI modules in crtl dir

sv_binutils: provide small comment on regex

sv_binutils: introduce entry dataclass

clear memory is optional

whoops forgot to put the copy of the wb_get memory back in

code cleanup / comments

repeat power decode test to check performance

bit of a tidyup of crtl:
* code-comments for template-creation
* use "with open(xxx) as file" rather than explicit open-then-close
* use abspath on __file__ to get the relative position of the templates
  (makes it possible to run from locations other than current directory)
* add the module location to sys.path so as to be able to get at it
  (again even when running from locations other than cwd)

add load-store byte-reverse 64-bit unit test
(ldbrx/stdbrx)

Add CRTL templates

Forgot to add them in the previous commit.

Give unique names to CRTL-generated modules

test_power_decoder.py now passes.

Move "pending" set to C

Finally something works.

Make _PySignalState CRTL-aware

take a copy of the wb_get memory and then for each unit test
overwrite it (resetting) if any unit test has a replacement memory

ISACaller (actually RADIXMMU) only do virtual memory mode
when MSR.DR is set (which is virtual memory requested bit)

Generate variable declaration in some missing places

create header/footer for crtl code-generation
code +=
code +=
...
is a bit naff

whoops forgot to trap if non-execute (instruction) invalid
ISACaller RADIXMMU returns exception, there are two types:
LDST (0x300) and I-Fetch (0x400)

TODO notes for executing ISACaller Invalid Instruction Fetch
must set some SRR bits coming from the MMU

pass the mode (LOAD,EXECUTE,STORE) through ISACaller RADIX MMU
so that the right exception type can be raised (0x300 rather than 0x400)

add "stop at pc" argument to TestCase,
used to hard-stop if an instruction at this address is attempted to
be executed (without executing it)

sv/binutils.py: provide sketch sv_decode.vhdl converter

save mmu simulation to different gtkwave file in TestRunnerBase

bit more verbose info about number of instructions run

use new core domain variable in TestRunnerBase
and add the dbgsync domain back in

update comments in wb_get

ooo annoying, it is actually icache.ibus

whoops error in accessing icache.ibus which is an intermediary
set of signals

Call the simulator-generated C using the CFFI

bug where t1 was set to zero but s2 was not in imdct36_standalone.c

start/stop wb_get in TestRunnerBase, otherwise it never ends

must read off of ibus in wb_get TestRunnerBase

Add CFFI as dependency

add namedtuple MSRSpec

copy  over fake OP_FETCH_FAILED and instruction on instr_fault

enable mmu_cache_wb for wb_get mode in TestRunnerBase

add pretty-print of MMU memory to be used for a TestRunner test

remove ROTL64(1, idx), just use TLI[7-idx] it is shorter and readable

use concat in ternlogi to reduce code size

add ternlogi to SVP64Asm

format code

change ternlogi to not have Rc field

add .gitignore to ignore the generated vhdl

add I-Cache wishbone bus to wb_get when MMU and ROM mode enabled

add warning about creation of "-.csv" which indicates that
some SVP64 instructions have not been correctly identified

add FAST SPRs temporarily to power_enums

make ternlogi tests run

rename ternaryi to ternlogi