inorder-miscregs: Fix indexing for misc. reg operands and update result-types for better tracing of these types of values

inorder/alpha-isa: create eaComp object visible to StaticInst through ISA
Remove subinstructions eaComp/memAcc since unused in CPU Models. Instead, create eaComp that is visible from StaticInst object. Gives InOrder model capability of generating address without actually initiating access
* * *

inorder-bpred: edits to handle non-delay-slot ISAs
Changes so that InOrder can work for a non-delay-slot ISA like Alpha. Typically, changes have to do with handling misspeculated branches at different points in pipeline

inorder-alpha-port: initial inorder support of ALPHA
Edit AlphaISA to support the inorder model. Mostly alternate constructor functions and also a few skeleton multithreaded support functions
* * *
Remove namespace from header file. Causes compiler issues that are hard to find
* * *
Separate the TLB from the CPU and allow it to live in the TLBUnit resource. Give CPU accessor functions for access and also bind at construction time
* * *
Expose memory access size and flags through instruction object
(temporarily memAccSize and memFlags to get TLB stuff working.)

isa-parser: made a few changes, but not author-worthy

Merge Ruby Stuff

ruby: assert(false) should be panic.
This also fixes some compiler warnings

stats: remove a few compat leftovers

python: pull out common code from main that processes arguments

stats: forgot an include for the mysql stuff

scons: add include guards to info.hh

ruby: add RUBY sticky option that must be set to add ruby to the build
Default is false

ruby: Initial references for ruby regressions

ruby: Set up Ruby regression tests.

ruby: Working M5 interface and updated Ruby interface.
This changeset also includes a lot of work from Derek Hower <drh5@cs.wisc.edu>

RubyMemory is now both a driver for Ruby and a port for M5.  Changed
makeRequest/hitCallback interface. Brought packets (superficially)
into the sequencer. Modified tester infrastructure to be packet based.
and Ruby can be used together through the example ruby_se.py
script. SPARC parallel applications work, and the timing *seems* right
from combined M5/Ruby debug traces. To run,
% build/ALPHA_SE/m5.debug configs/example/ruby_se.py -c
  tests/test-progs/hello/bin/alpha/linux/hello -n 4 -t

ruby: Check stderr and not stdin before hanging on an assert.

ruby: decommission code

1. Set.* and BigSet.* are replaced with OptBigSet.* which was renamed Set.*
2. Decomissioned all bloom filters
3. Decomissioned ruby/simics directory

ruby: removed dead functions from the sequencer

ruby: Removed g_SIMULATING flag
1. removed checks from tester files
2. removed else clause in Sequencer and DirectoryMemory else clause is
needed by the tester, it is up to Derek to revive it elsewhere when he
gets to it

Also:
1. Changed m_entries in DirectoryMemory to a map
2. And replaced SIMICS_read_physical_memory with a call to now-dummy
Derek's-to-be readPhysMem function

ruby: Remove transactional access types (e.g. LD_XACT) from CacheRequestType

1. Modified enumeration
2. Also modified profiler
3. Remove transactions from Tester
4. Edited XACT_MEM out of Synthetic Driver

ruby: reordered Debug and RubyConfig::init to fix segfault
due to uninitialized output file pointer.

ruby: Disabled RubyEventQueue's deletion of its home-grown priority heap.
Temporarily to fix unusual memory problem.

ruby: Migrate all of ruby and slicc to SCons.
Add the PROTOCOL sticky option sets the coherence protocol that slicc
will parse and therefore ruby will use.  This whole process was made
difficult by the fact that the set of files that are output by slicc
are not easily known ahead of time.  The easiest thing wound up being
to write a parser for slicc that would tell me.  Incidentally this
means we now have a slicc grammar written in python.

ruby: clean up a few warnings

ruby: Fixed some unresolved references.

ruby: Make ruby #includes use full paths to the files they're including.
This basically means changing all #include statements and changing
autogenerated code so that it generates the correct paths.  Because
slicc generates #includes, I had to hard code the include paths to
mem/protocol.

ruby: remove unnecessary code.

1) Removing files from the ruby build left some unresovled
symbols. Those have been fixed.

2) Most of the dependencies on Simics data types and the simics
interface files have been removed.

3) Almost all mention of opal is gone.

4) Huge chunks of LogTM are now gone.

5) Handling 1-4 left ~hundreds of unresolved references, which were
fixed, yielding a snowball effect (and the massive size of this
delta).

ruby: Cleaned up sequencer. Removed LogTM specific code.

ruby: added Packet interface to makeRequest and isReady.
Also pushed Packet usage into the Sequencer

ruby: fold the debugging options into Debug.cc

ruby: Renamed Ruby's EventQueue to RubyEventQueue

--HG--
rename : src/mem/ruby/eventqueue/EventQueue.cc => src/mem/ruby/eventqueue/RubyEventQueue.cc
rename : src/mem/ruby/eventqueue/EventQueue.hh => src/mem/ruby/eventqueue/RubyEventQueue.hh
rename : src/mem/ruby/eventqueue/EventQueueNode.cc => src/mem/ruby/eventqueue/RubyEventQueueNode.cc
rename : src/mem/ruby/eventqueue/EventQueueNode.hh => src/mem/ruby/eventqueue/RubyEventQueueNode.hh

ruby: Removed System name clash by renaming ruby's System to RubySystem

ruby: rename config.include to config.hh and clean up the macro stuff.
I did the macro cleanup because I was worried that the SCons scanner
would get confused.  This code will hopefully go away soon anyway.

--HG--
rename : src/mem/ruby/config/config.include => src/mem/ruby/config/config.hh

ruby: strip out some unused defines

ruby: Import ruby and slicc from GEMS

We eventually plan to replace the m5 cache hierarchy with the GEMS
hierarchy, but for now we will make both live alongside eachother.

branch merge

cpus: fix cpu progress event
this was double scheduling itself (once in constructor and once in cpu code). also add support for stopping / starting
progress events through repeatEvent flag and also changing the interval of the progress event as well

merge code

cpus: fix cpu progress event
this was double scheduling itself (once in constructor and once in cpu code). also add support for stopping / starting
progress events through repeatEvent flag and also changing the interval of the progress event as well

scons: re-work the *Source functions to take more information.
Start by turning all of the *Source functions into classes
so we can do more calculations and more easily collect the data we need.
Add parameters to the new classes for indicating what sorts of flags the
objects should be compiled with so we can allow certain files to be compiled
without Werror for example.

X86: Precompute the default and alternate address and operand size and the stack size.

X86: Split out the internal memory space from the regular translate() and precompute mode.

X86: Centralize updates to the handy M5 reg.

X86: Implement lowest priority interrupts more correctly.
Lowest priority interrupts are now delivered based on a rotating offset into
the list of potential recipients. There could be parasitic cases were a
processor gets picked on and ends up at that rotating offset all the time, but
it's much more likely that the group will stay consistent and the pain will be
distributed evenly.

X86: Tell the function that sends int messages who to send to instead of figuring it out itself.

X86: Make the local APICs register themselves with the IO APIC.
This is a hack so that the IO APIC can figure out information about the local
APICs. The local APICs still have no way to find out about each other.
Ideally, when the local APICs update state that's relevant to somebody else,
they'd send an update to everyone. Without being able to do a broadcast, that
would still require knowing who else there is to notify. Other broadcasts are
implemented using assumptions that may not always be true.

X86: Record the initial APIC ID which identifies an APIC in M5.
The ID as exposed to software can be changed. Tracking those changes in M5
would be cumbersome, especially since there's no guarantee the IDs will remain
unique.

X86, Config: Make makeX86System consider the number of CPUs, and clean up interrupt assignment.

SPARC: Tighten up the clone system call and SPARCs copyRegs.

request: reorganize flags to group related flags together.

X86: Put the StoreCheck flag with the others, and don't collide with other flags.

stats: expose statistics to python

stats: Move flags into info.hh and use base/flags.hh to manage the flags

stats: Shuffle around info stuff so it can be accessed separately

stats: Rename the info classes to hopefully make things a bit clearer
FooInfoBase became FooInfo
FooInfo became FooInfoProxy

stats: update reference outputs now that compatibility is gone
Because of the initialization bug, it wasn't consistent anyway.

stats: remove simplescalar compatibility for printing

stats: fix initialization bug in distribution text output

i8254xGBe: major style overhaul.
Moved DescCache template functions from .hh to .cc file.
Also fixed lots of line-wrapping problems, and some irregular indentation.

Update stats for new single bad-address responder.
Mostly just config.ini updates, though the different response
latency for bad addresses caused very minor timing changes
in the O3 Linux boot tests.

mem: use single BadAddr responder per system.
Previously there was one per bus, which caused some coherence problems
when more than one decided to respond.  Now there is just one on
the main memory bus.  The default bus responder on all other buses
is now the downstream cache's cpu_side port.  Caches no longer need
to do address range filtering; instead, we just have a simple flag
to prevent snoops from propagating to the I/O bus.

scons:  Rename the basic environment from env -> main.
env is used as a local variable all over the place and sometimes it is
easy to get confused as to whether the global env or local env is being
used.  This will become especially important when I change the way we
support our variants.

scons: Fix two problems with the way that the library path is generated.
1) -L is automatically added, so don't do it ourselves
2) prepend the paths for gzstream and libelf so they are certain to
come first. The problem is that python might add /usr/lib to the path
and the user might have a locally installed version of libelf installed.

Automated merge with ssh://m5sim.org//repo/m5

pseudo: only include kernel stats if FULL_SYSTEM.

arm: include missing file for arm

arm: Unify the ARM tlb.  We forgot about this when we did the rest.
This code compiles, but there are no tests still

rundiff: flush stdout after each diff

scons: make default target work again

Set up m5threads tests on classic (non-ruby) memory system.
Just one test (40.m5threads-test-atomic) is set up for now.
These tests require that the m5threads SPARC binaries are present
in /dist or in test-progs.

syscall_emul: style fixes (mostly wrapping overly long lines)

syscall: Resolve conflicts between m5threads and Gabe's recent SE changes.

Commit m5threads package.

This patch adds limited multithreading support in syscall-emulation
mode, by using the clone system call.  The clone system call works
for Alpha, SPARC and x86, and multithreaded applications run
correctly in Alpha and SPARC.

SCons: Export export_vars so SConsopts files can add to them

Minor tweaks for future Ruby compatibility.

request: add PREFETCH flag.

request: rename INST_READ to INST_FETCH.

request: split public and private flags into separate fields.
This frees up needed space for more public flags.  Also:
- remove unused Request accessor methods
- make Packet use public Request accessors, so it need not be a friend

Mem: Fill out the comment that describes the LOCKED request flag.

Mem: Change isLlsc to isLLSC.

X86: Fix the functions that manipulate large bit arrays in the local APIC.

X86: Fix up a copyright.

X86: Fix how the TLB handles the storecheck flag.

X86: Recognize and handle the lock legacy prefix.

X86: Implement a locking version of XADD.

X86: Implement a locking version of BTC.

X86: Implement a locking version of BTR.

X86: Implement a locking version of CMPXCHG.

X86: Implement a locking version of BTS.

X86: Implement a locking version of DEC.

X86: Implement a locking version of INC.

X86: Implement a locking version of NEG.

X86: Implement a locking version of NOT.

X86: Implement a locking version of XCHG.

X86: Implement a locking version of XOR.

X86: Implement a locking version of SUB.

X86: Implement a locking version of AND.

X86: Implement a locking version of SBB.

X86: Implement a locking version of ADC.

X86: Implement a locking version of OR.