test on hardware and clean up/fix

add Icarus verilog simulation workaround (needed to simulate SATA core)

replace HKU acronym in copyright with The University of Hong Kong

simplify LiteScopeLA export (use vns from platform on atexit)

use LiteScope (replace Miscope)

add .gitignore

fix build with upstream Migen/MiSoC

more doc

replace SATAX with sata_genx

targets/core: simplify ios generation

change submodules/specials/clock_domains syntax

frontend: simplify

doc: fix typos

bist: add random addressing

bist: add loops parameter for more precision in speed computation

command: remove success/failed redundancy (keep failed)

add PacketBuffer, simplify architecture and reduce ressource usage

transport: simplify tx and reduce ressource usage

transport: simplify and reduce ressource usage

common: clean up

link/crc: use OrderedDict to generate the same code on each iteration

doc: fix .PNG extension

command: merge 2 states on tx

fix core generation

doc: add SATA description from Erik Landström's Thesis

change copyright to HKU

manage reg_d2h errors

bist: show current length in MB

bist: add decoding of capabilities

bist: decode more infos from identify data

fix license

copy README chapters to .rst

add verilog backend to use the core with a "standard" flow

clean up

add doc skeleton (from emscripten with readthedocs theme)

replace Makefile with make.py (will enable verilog rtl generation for integration with standard flows)

refactor code

add support of identify device command

add test_link.py (replace test_bist_mila)

use csr_data_width of 32 to speed up data mila upload

global clean up
- remove initial sims
- remove SATAPHYDeviceCtrl
- rename to LiteSATA
- rename test to bist

phy: remove GTXE2_COMMON (no longer need since it was a Vivado bug that is now fixed)

bist: use hardware counter for speed calc and remove loops mode

link/cont: improve timing

add need_reset from controller to request system reset when SATA is not locked

add frontend and improve BIST

use new submodules/specials/clock_domains automatic collection

improve timings with BufferizeEndpoints

use 166MHz clock

simplify bist

command: add robustness and simplify RX path

command: replace SyncFIFO with Buffer for cmd_buffer

command: add support for larger DMAs

link: check CRC on RX path

test: fix link_tb and bist_tb

add option to implement or not mila (to see real ressource usage of the SATA controller)

command: remove returns to IDLE state (will be better to add a timeout for a transfer and reset the fsm).

clean up TestDesign

use max_count of 16 and clean up

add test_bist_mila to show how to capture data

add test_bist with mila

add wr_only and rd_only mode to BIST (to test speed) and switch to 100MHz system clock

improve BIST and clean up (remove support of identify command and debug code)

test bist at high speed(working)

test bist at slow speed (working)

read/write seems OK with CommandGenerator

link: fix rx path

add test_read / test_write (HOST<-->HDD transfers OK for the 3 tests, rx data seems to be stuck in link of command layer)

add mode generic CommandGenerator for debug

add identify device to command_tb and revert endianness (seems conform with Lecroy SATA Protocol suite samples)

it seems endianness is correct by is only printed in LSB first in Lecroy software

change FIS endianness (seems to be little endian)

add primitives decoding in test_identify to ease debug

fix ack in idle in some fsm (implementation behaviour different from simulation)

add fsms to mila for debug

use new submodules collection to expose more fsm an modules

link: add parameter to disable CONT insertion (will ease debug)

fix phy datapath, first communications between SATACON and a HDD... :)

prepare identify test with SATACON

test: change UART baudrate and test SATACONTRemover

SATAPHYDatapathRX: use Converter and simplify

SATAPHYDatapathTX: use Converter and simplify

add phy_datapath_tb and start datapath simplification

add cont_tb and rewrite cont

use new implicit submodules collection and Pipeline

link_tb: simplify using implicit submodules collect

make ctrl/datapath in phy vendor agnostics and simplify imports

test: clean up imports

test: create generic PacketStreamer/PacketLogger and use it in link_tb/command_tb

phy: use vivado parameters and fix RX datapath (LSB first)

update clock constraints for SATA1 and use sys_clk of 200MHz
- data seems stable (mila capture) except when receive the ALIGN primtive from the device, we should maybe disable alignment on the HOST when link is ready...

add very basic PHY stimulator (to see HDD behaviour when we send primitives)

use Vivado programmer instead of IMPACT

fix compilation and use new cpu_csr_regions

improve check function

link_tb: fix cont regression

bist: add count to bist parameters

move Counter to common and use it in all modules

create SATACON and use it in bist_tb

bist: add ctrl_errors/data_errors and clean up

hdd: improve debug print