soc/add_sdcard: add minimal SDClockerECP5 on ECP5.

soc/add_sdcard: remove limitation to 7-Series but only add clocker for it.

soc/add_sdcard: emulator clocking moved to litesdcard.

software/libsdcard: keep SDCARD_DEBUG enabled for now, fix typos.

soc/add_sdcard: remove Timer (unused).

software/liblitesdcard: review/simplify (code is over-complicated, revert part of the old code and write a minimal test for now).

software/liblitesdcard: remove sdtimer functions (unused).

sdtimer was used to evaluate performance but is no longer used.

Merge pull request #556 from antmicro/mglb/symbiflow-fixes

Symbiflow toolchain support: fix part name and clock frequency

targets/arty: use sys_clk_freq = 60MHz for Symbiflow toolchain

build/xilinx/symbiflow: remap part name

software/liblitedram: revert sdrsw() in sdrlevel: this is still required for sdrlevel command.

Merge pull request #553 from ozbenh/sim-autoinit

sdram: Unconditionally switch to SW control before inits

Merge pull request #557 from antmicro/mor1kx_linux_booting

bios: boot: Boot linux on mor1kx with external device tree and rootfs

CHANGES: update and change added features order.

bios: boot: Boot linux on mor1kx with external device tree and rootfs

test: update.

targets: rename gateware-toolchain parameter to toolchain.

targets/arty: integrate symbiflow changes to avoid duplication.

build/generic_platform: add default_clk constraints only when used.

build/xilinx/symbiflow: reuse .xdc generation from Vivado to avoid duplication, fix copyright.

boards/arty: remove specific arty_symbiflow platform and adapt target to use standard platform.

xilinx/simbiflow: add simple symbiflow_device re-mapping.

Merge pull request #551 from antmicro/mglb/symbiflow-toolchain-xilinx-7-support

Add Symbiflow toolchain support for Xilinx 7-series

Merge pull request #552 from ozbenh/memspeed-long

sdram: Use unsigned long for memory test

sdram: Use unsigned long for memory test

This makes it twice as fast on 64-bit CPUs when using a 64-bit bus :-)

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

test/test_targets: add arty_symbiflow

Signed-off-by: Mariusz Glebocki <mglebocki@antmicro.com>

targets: add arty_symbiflow

Signed-off-by: Mariusz Glebocki <mglebocki@antmicro.com>

platforms: add arty_symbiflow

Signed-off-by: Mariusz Glebocki <mglebocki@antmicro.com>

build/xilinx: add Symbiflow toolchain support

Signed-off-by: Mariusz Glebocki <mglebocki@antmicro.com>

Merge pull request #550 from antmicro/jboc/spd-read

bios/litedram: Add command to verify SPD contents with the one used during generation

Merge pull request #549 from antmicro/mglb/fix-vivado-yosys

build/xilinx: do not assume build name is "top"

sdram: Unconditionally switch to SW control before inits

This will allow the controller to default to HW control which means
the sim model can be used without specific initializations

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

build/xilinx: do not assume build name is "top"

Merge pull request #547 from gsomlo/gls-fix-sdcard-status

soc/software/litesdcard: update for response register back to 128 bits

interconnect/wishbone/DownConverter: skip accesses on slave when sel==0 and simplify.

Improve efficiency for 64-bit CPU accessing only the 32-bit LSBs/MSBs.

soc/interconnect/axi: generate wishbone.sel for reads.

soc/software: only keep 32-bit CSR alignment support.

64-bit support was added for 64-bit CPU because of limitation of the hardware
on CSR accesses. Now that the Wihhbone2CSR bus handles wishbone.sel, this is no
longer required.

soc/software/litesdcard: update for response register back to 128 bits

The additional (17th) byte returned via the response register was
ignored by software (bios and kernel), so LiteSDCard was updated
to only return the (original, useful) 128 bits.

This patch updates the LiteSDCard code in the LiteX bios to only
expect those 128 bits, and to do so in a manner that's portable
across CSR data widths and alignments.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

wishbone/wishbone2csr: use wishbone.sel on CSR write.

CSR write is only done if wishbone.sel != 0. This should avoid the need for 64-bit
CSR alignment on 64-bit CPUs since a 64-bit Wishbone write access targeting only the
32-bit LSB or MSB will be splitted in 2x32-bit accesses: one with sel=0xf, one with sel=0.

soc/software/litesdcard: use new send register to send command and remove CSR8_CMD_FIX.

platforms/nexys_video: add spisdcard pins.

targets/nexys_video: add spi-sdcard and sdcard support.

plaforms/nexys_video: keep up to date with litex-boards.

targets: simplify Ethernet/Etherbone integration on targets with both.

bios/cmds/cmd_litesdcard: rewrite comments/descriptions.

bios/main: replace / with -.

Merge pull request #545 from gsomlo/gls-fix-mmptr

csr: fix simple accessor alignment

csr: fix simple accessor alignment

MMPTR should always follow CSR alignment, NOT CSR data width.
(the latter merely indicates how many bits within a MMPTR are
actually populated).

Fixup for commit #4a5072a.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

software/liblitesdcard: replace hexdump with dump_bytes already available in the BIOS.

soc/add_sdcard: add with_emulator parameter to use SDCard emulator (from Google Project Vault) and integrate it in litex_sim.

bios/litedram: add option to verify SPD EEPROM memory contents

build/sim/spdeeprom: use hex format when loading from file

setup.py: add litex_jtag_uart and litex_crossover_uart to console_scripts.

Merge pull request #543 from antmicro/jboc/eeprom-sim

litex/build/sim: add module for simulating SPD EEPROM

targets/nexys4ddr: fix sdcard assert.

bios: add main bus and csr bus infos, use KiB/GiB.

litex/build/sim: add module for simulating SPD EEPROM

integration/soc/add_sdcard: always use 32-bit/512bytes memories (not sure this will change?) and allocate sdwrite/sdread regions dynamically.

integration/soc: add add_sdcard method with integration code from nexys4ddr.

Even if not cleaned up yet, having it there will avoid duplications in targets.

csr: Fix definition(s) of CSR_BASE in generated headers

CSR_BASE is currently defined twice. Once in mem.h as the base
of the CSR region in the SoC address space, and once in csr.h
as the base address for all CSRs.

This fixes two issues with those definitions:

 - The mem.h one is unconditional which prevents an external
redefinition (which is useful under some circumstances such as
when using an address decoder outside of LiteX with a standalone
core).

 - The csr.h one is actually the origin of the first CSR region
rather than the origin of the CSR region in the SoC space. They
are usually the same ... unless you don't have CSR bank 0 in
which case the csr.h one becomes different. This causes conflicts
with the mem.h definition and breaks projects using a standalone
cores.

The first one is fixed by adding the #ifndef/#endif around the
definition of the memory regions, the second one by passing the
csr_base to use to get_csr_header()

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

liblitedram/sdram: Add option to disable cdelay()

When running in sim, those delays can take a *long* time, which
isn't always necessary with the simulated litedram PHY.

This allows system.h to optionally set CONFIG_SIM_DISABLE_DELAYS
which  causes cdelay to do nothing.

This is especially useful when using a verilated litedram inside
a bigger/slower simulated design as to not spend a huge amount
of time going through the initializations.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

cpu/serv: add variants.

soc/integration/export: add optional csr_base parameter.

build/sim/verilator: add regular_comb parameter (that defaults to False) and pass it to get_verilog.

Merge pull request #542 from gsomlo/gls-sdcard-followup

software/bios: fixup sdclk command

Merge pull request #541 from antmicro/jboc/spd-read

Add support for I2C to read SPD EEPROM

CHANGES: document deprecated/moved modules.

soc/core/uart: move WishboneStreamingBridge in it and rename to Stream2Wishbone.

software/bios: fixup sdclk command

interconnect/wishbone: integrate Wishbone2CSR.

interconnect/csr_bus: add separators.

interconnect/wishbone: remove CSRBank (probably not used by anyone).

interconnect/wishbone: add separators and move SDRAM/Cache.

interconnect/wishbone: simplify DownConverter.

bios: move I2C from liblitedram to libbase

interconnect/wishbone: remove UpConverter (probably not used by anyone and would need to be rewritten).

We'll provide a better implementation if this is useful.

tools/litex_sim: switch to SoCCore/add_sdram instead of SoCSDRAM.

targets/nexys4ddr: update add_sdcard method.

Tested with:
sdinit
sdtestwrite 0x10 foobar
sdtestread 0x10

bios/sdram: expose I2C functions

CHANGES: add JTAG UART.

tools/litex_jtag_uart: add openocd config and telnet port parameters.

cpus: remove common cpu variants/extensions definition and simplify variant check.

Having common cpu variants/extensions has no real additional value since we are supporting
very various CPUs where minimal/standard/full have different meanings. Checking against
common variants/extensions has also cause more issues recently when adding new CPUs than
the additional value it was supported to provide.

So let's just simplify things: a CPU provide the supported variants and we just check
against that.

cpu/microwatt: add standard+ghdl variant that uses GHDL Yosys plugin.

tools/litex_client/RemoteClient: add base_address parameter.

Useful when address translation is done in the SoC.

cores/uart/RS232PHYTX: fix startbit duration by pre-loading phase_accumulator_tx to tuning_word.

Merge pull request #539 from dayjaby/pr-fix_uart_startbit

Fix UART startbit: 1 cycle later

tools: add litex_jtag_uart to create a virtual uart for the jtag uart.

tools: rename litex_crossover poc to litex_crossover_uart, remove from setup for now.

fix uart startbit: 1 cycle later

tools: add litex_crossover to be able to use lxterm (and serialboot) over a crossover UART (bridged over UART/Ethernet/PCIe/USB, etc...).

This is still a proof of concept but can be used/tested with:
lxsim --with-etherbone --uart-name=crossover --csr-csv=csr.csv
lxserver --udp --udp-ip=192.168.1.51
lxcrossover (will indicate the virtual_tty)
lxterm virtual_tty

litex_sim: override uart_name to sim only for serial.

Using uart_name=crossover is useful to simulate crossover mode.

CHANGES: update.

integration/soc: remove TODO in header.

cpu/cv32e40p: fix copyright year.

cpu/cv32e40p: add copyright and improve indentation.

litex_setup/pythondata-cpu-cv32e40p: clone in recursive mode.

Merge pull request #535 from antmicro/arty-cv32e40p

Add support for the CV32E40P RISC-V CPU

Merge pull request #538 from antmicro/fix_libbase

libbase: Include missing uart header

libbase: Include missing uart header

This fixes compilation on mor1kx.

test/test_targets: update build_test.