ARM: Handle register indexed system calls.

ARM: Detect OABI binaries and complain that they're no-longer supported.

se-configs: edit se.py to account for non-O3CPU workloads

merge sparc fix w/2t regress fix

regress: edit 2t hello smt file to specify numThreads

SPARC: Fix a minor compile bug in native trace on gcc > 4.1.

o3-smt: enforce numThreads parameter for SMT SE mode

Fixed the licences plus minor fixes for compilation

MIPS: Small fix I forgot to qrefresh into my last change.

MIPS: Style/formatting sweep of the decoder itself.

MIPS: Format the register index constants like the other ISAs.
Also a few more style fixes.

Automated merge with ssh://m5sim.org//repo/m5

ruby: fixed sequencer RMW data bug

ruby: libruby_init now takes parsed Ruby-lang config text

libruby_init now expects to get a file that contains the output of
running a ruby-lang configuration, opposed to the ruby-lang
configuration itself.

MIPS: Get MIPS_FS to compile, more style fixes.
Some breakage was from my BitUnion change, some was much older.

MIPS: Many style fixes.
White space, commented out code, some other minor fixes.

isa_parser: Get rid of the now unused ControlBitfieldOperand.

MIPS: Use BitUnions instead of bits() functions and constants.
Also fix style issues in regions around these changes.

merge

ruby: moved cache stats from Profiler to CacheMemory

Caches are now responsible for their own statistic gathering.  This
requires a direct callback from the protocol on misses, and so all
future protocols need to take this into account.

CPU: Separate out native trace into ISA (in)dependent code and SimObjects.

--HG--
rename : src/cpu/nativetrace.cc => src/arch/sparc/nativetrace.cc
rename : src/cpu/nativetrace.hh => src/arch/sparc/nativetrace.hh
rename : src/cpu/NativeTrace.py => src/arch/x86/X86NativeTrace.py

Tracing: Add accessors so tracers can get at data in trace records.

X86: Move a displaced comment back to where it goes.

X86: Add some misc registers for FP control state.

scons: removed RubyConfig from scons

ruby: removed all refs to old RubyConfig

ruby: removed dead files

ruby: removed dead files

merge

ruby: fixed dma sequencer bug

The DMASequencer was still using a parameter from the old RubyConfig,
causing an offset error when the requested data wasn't block aligned.
This changeset also includes a fix to MI_example for a similar bug.

ruby: better debug print for DataBlock

slicc: made coherence profilers per-controller

X86: Set up a named constant for the "fold bit" for int register indices.

X86: Tame the wilds of def operands.

X86: Shift some register flattening work into the decoder.

merge

X86: Add range checks for miscreg indexing utility functions.

X86: Take limitted advantage of the compilers type checking for microop operands.

X86: Fix a number of places where the wrong form of a microop was used.

X86: Fix x87 stack register indexing.

Tester update

Merge with head.

ARM: Fix the "open" flag constants.

Changed the state machine to generate code such that multiple processors can make atomic requests at once

1. Got rid of unused functions in DirectoryMemory
2. Reintroduced RMW_Read and RMW_Write
3. Defined -2 in the Sequencer as well as made a note about mandatory queue

Did not address the issues in the slicc because remaking the atomics altogether to allow
multiple processors to issue atomic requests at once

merge

regression: updated memtest-ruby stats

This also includes a change to the default Ruby random seed, which was
previously set using the wall clock.  It is now set to 1234 so that
the stat files don't change for the regression tester.

Changes to add tracing and replaying command-line options
Trace is automatically ended upon a manual checkpoint

Locked requests should actually be converted to ST rather than ATOMIC, because ATOMIC is for RMW.

Added atomics implementation which would work for MI_example

Minor fixes for compiling

Replaced RMW with Locked. RMW will be used for the coherence-aided atomics other than LLSC

Moved the lock check and clearing the lock into makeRequest

Forgot to replace one of the RubyRequest_RMW

Reintegrated Derek's functional implementation of atomics with a minor change: don't clear lock on failure

ISAs: Get rid of the IControl operand type.
A separate operand type is not necessary to use two bitfields to generate the
index.

SPARC: Set up a lookup table for integer register flattening.
Using a look up table changed the run time of the SPARC_FS solaris boot
regression from:

real    14m45.951s
user    13m57.528s
sys     0m3.452s

to:

real    12m19.777s
user    12m2.685s
sys     0m2.420s

X86: Fold the MiscRegFile all the way into the ISA object.

SPARC: Fold the MiscRegFile all the way into the ISA object.

MIPS: Fold the MiscRegFile all the way into the ISA object.

ARM: Fold the MiscRegFile all the way into the ISA object.

Alpha: Missed a file in an earlier changeset.

Get rid of the unused get(Data|Inst)Asid and (inst|data)Asid functions.

Alpha: Pull the MiscRegFile fully into the ISA object.

Registers: Add a registers.hh file as an ISA switched header.
This file is for register indices, Num* constants, and register types.
copyRegs and copyMiscRegs were moved to utility.hh and utility.cc.

--HG--
rename : src/arch/alpha/regfile.hh => src/arch/alpha/registers.hh
rename : src/arch/arm/regfile.hh => src/arch/arm/registers.hh
rename : src/arch/mips/regfile.hh => src/arch/mips/registers.hh
rename : src/arch/sparc/regfile.hh => src/arch/sparc/registers.hh
rename : src/arch/x86/regfile.hh => src/arch/x86/registers.hh

Registers: Collapse ARM and MIPS regfile directories.

--HG--
rename : src/arch/arm/regfile/misc_regfile.hh => src/arch/arm/misc_regfile.hh
rename : src/arch/arm/regfile/regfile.cc => src/arch/arm/regfile.cc
rename : src/arch/mips/regfile/misc_regfile.cc => src/arch/mips/misc_regfile.cc
rename : src/arch/mips/regfile/misc_regfile.hh => src/arch/mips/misc_regfile.hh

Alpha: Move reg_redir into its own files, and move some constants into regfile.hh.

Registers: Eliminate the ISA defined RegFile class.

Alpha: Get rid of function prototypes with no implementations.

Registers: Move the PCs out of the ISAs and into the CPUs.

ARM, Simple CPU: Fix an index and add assert checks.

MIPS: Get rid of an orphaned MIPS .cc file.

Alpha: Phase out Alpha's intregfile.hh and intregfile.cc.

SPARC: Phase out SPARC's intregfile.hh.

X86: Phase out x86's intregfile.hh.

MIPS: Phase out MIPS's int_regfile.hh.

ARM: Flush out the ARM's int_regfile.hh.

Registers: Eliminate the ISA defined integer register file.

Registers: Eliminate the ISA defined floating point register file.

Registers: Get rid of the float register width parameter.

Registers: Add an ISA object which replaces the MiscRegFile.
This object encapsulates (or will eventually) the identity and characteristics
of the ISA in the CPU.

ARM: Use custom read/write code to alias R15 with the PC.

ISA parser: Allow alternative read/write code for operands.

ARM: Move the remaining microops out of the decoder and into the ISA desc.

ARM: Move the memory microops out of the decoder and into the ISA desc.

ARM: Move the integer microops out of the decoder and into the ISA desc.

ARM: Improve memory instruction disassembly.

ARM: Tune up predicated instruction decoding.

ARM: Get rid of the MemAcc and EAComp static insts.

ARM: Get rid of end_addr in the ArmMacroStore constructor.

ARM: Add an AddrMode2 format for memory instructions that use address mode 2.

ARM: Don't always update CPSR.

ARM: Add an AddrMode3 format for memory instructions that use address mode 3.

ARM: Add load/store double instructions.

ARM: Add operands for the load/store double instructions.

X86: Fix a bug in IRET_PROT's microcode. The immediate form of sra was intended.

slicc: fixed MI_example bug.  The directory wasn't deallocating the TBE, leading to a leak. Also increased the default max TBE size to 256 to allow memtest to pass the regression.

ruby: set the default values of the debug object so that nothing is printed

slicc: Fixed MI_example bug.  The directory was not writing data to DRAM after a PUTX.

removed stray debug print