Read fst and use data to set inputs

Add fstdata helper class

Cleanup of config to support platforms

Add ability to write to FST file

Add FST library

Bump version

nexus: Fix BB sim model

Signed-off-by: gatecat <gatecat@ds0.me>

Removed dbits 8 since 9 will always be picked

Merge pull request #3120 from Icenowy/anlogic-bram

anlogic: support BRAM mapping

Bump version

Merge pull request #3162 from YosysHQ/mmicko/windows_guidelines

Add info about VS build

Update guidelines/Windows

Co-authored-by: N. Engelhardt <nakengelhardt@gmail.com>

Merge pull request #3145 from nakengelhardt/advertise_suite_in_readme

mention tabby+oss cad suite in readme

mention distributions' package manager

Add info about VS build

Bump version

Forgot one

Change url to https

Next dev cycle

Release version 0.13

Update CHANGELOG

Bump version

sv: auto add nosync to certain always_comb local vars

If a local variable is always assigned before it is used, then adding
nosync prevents latches from being needlessly generated.

sv: fix size cast internal expression extension

Bump version

logger: fix unmatched expected warnings and errors

- Prevent unmatched expected error patterns from self-matching
- Prevent infinite recursion on unmatched expected warnings
- Always print the error message for unmatched error patterns
- Add test coverage for all unmatched message types
- Add test coverage for excess matched logs and warnings

opt_dff: fix sequence point copy paste bug

Newer GCCs emit the following warning for opt_dff:

    passes/opt/opt_dff.cc:560:17: warning: operation on ‘ff.Yosys::FfData::has_clk’ may be undefined [-Wsequence-point]
      560 |      ff.has_clk = ff.has_ce = ff.has_clk = false;
          |      ~~~~~~~~~~~^~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

Which is correct: the order of whether the read or write of has_clk
occurs first is undefined since there is no sequence point between them.

This is almost certainly just a typo/copy paste error and objectively
wrong, so just fix it.

Signed-off-by: Austin Seipp <aseipp@pobox.com>

mention tabby+oss cad suite in readme

manual: Fix cell-stmt order

Signed-off-by: gatecat <gatecat@ds0.me>

Bump version

fix iverilog compatibility for new case expr tests

fixup verilog doubleslash test

- add generated doubleslash.v to .gitignore
- ensure backend verilog can be read again

sv: fix size cast clipping expression width

Update manual

Bump version

Merge pull request #3127 from whitequark/cxxrtl-no-reset-elided

cxxrtl: don't reset elided wires with \init attribute

cxxrtl: don't reset elided wires with \init attribute.

Bump version

intel_alm: disable 256x40 M10K mode

This BRAM mode uses both address ports, making it effectively single-port.
Since memory_bram can't presently map to single-port memories, remove it.

Bump version

memory_share: Fix SAT-based sharing for wide ports.

Fixes #3117.

Bump version

fix width detection of array querying function in case and case item expressions

I also removed the unnecessary shadowing of `width_hint` and `sign_hint`
in the corresponding case in `simplify()`.

anlogic: support BRAM mapping

Anlogic FPGAs all have two kinds of BRAMs, one is 9bit*1K when being
true dual port (or 18bit*512 when simple dual port), the other is
16bit*2K.

Supports mapping of these two kinds of BRAMs. 9Kbit BRAM in SDP mode and
32Kbit BRAM with 8bit width are not support yet.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Bump version

Merge pull request #3115 from whitequark/issue-3112

cxxrtl: demote wires not inlinable only in debug_eval to locals

Merge pull request #3114 from whitequark/issue-3113

bugpoint: avoid infinite loop between -connections and -wires

preprocessor: do not destroy double slash escaped identifiers

The preprocessor currently destroys double slash containing escaped
identifiers (for example \a//b ). This is due to next_token trying to
convert single line comments (//) into /* */ comments. This then leads
to an unintuitive error message like this:
ERROR: syntax error, unexpected '*'

This patch fixes the error by recognizing escaped identifiers and
returning them as single token. It also adds a testcase.

cxxrtl: demote wires not inlinable only in debug_eval to locals.

Fixes #3112.

Co-authored-by: Irides <irides@irides.network>

bugpoint: avoid infinite loop between -connections and -wires.

Fixes #3113.

Bump version

Merge pull request #3111 from whitequark/issue-3110

Fix null pointer dereference after failing to extract DFF from memory

Hotfix for run_shell auto-detection

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Fix null pointer dereference after failing to extract DFF from memory.

Fixes #3110.

Bump version

Merge pull request #3108 from YosysHQ/claire/verificdefs

Add YOSYS to the implicitly defined verilog macros in verific

Add YOSYS to the implicitly defined verilog macros in verific

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

Add clean_zerowidth pass, use it for Verilog output.

This should remove instances of zero-width sigspecs in the netlist,
avoiding problems in the Verilog backend with emitting them.

See #3103.

Merge pull request #3105 from whitequark/cxxrtl-reset-memories-2

cxxrtl: preserve interior memory pointers across reset

Bump version

Fix unused param warning with ENABLE_NDEBUG.

rtlil: Dump empty connections when whole module is selected.

Without this, empty connections will be always skipped by `dump`, since
they contain no selected wires.  This makes debugging rather confusing.

cxxrtl: preserve interior memory pointers across reset.

Before this commit, values, wires, and memories with an initializer
were value-initialized in emitted C++ code. After this commit, all
values, wires, and memories are default-initialized, and the default
constructor of generated modules calls the reset() method, which
assigns the members that have an initializer.

Merge pull request #3103 from whitequark/write_verilog-more-zero-width-values

write_verilog: dump zero width sigspecs correctly

cxxrtl: use unique_ptr<value<>[]> to store memory contents.

This makes the depth properly immutable.

write_verilog: dump zero width sigspecs correctly.

Before this commit, zero width sigspecs were dumped as "" (empty
string). Unfortunately, 1364-2005 5.2.3.3 indicates that an empty
string is equivalent to "\0", and is 8 bits wide, so that's wrong.

After this commit, a replication operation with a count of zero is
used instead, which is explicitly permitted per 1364-2005 5.1.14,
and is defined to have size zero. (Its operand has to have a non-zero
size for it to be legal, though.)

PR #1203 has addressed this issue before, but in an incomplete way.

Bump version

Merge pull request #3102 from YosysHQ/claire/enumxz

Fix verific import of enum values with x and/or z

Fix verific import of enum values with x and/or z

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Merge pull request #3097 from YosysHQ/modport

If direction NONE use that from first bit

Update verific.cc

Ad-hoc fixes/improvements

Merge pull request #3099 from YosysHQ/claire/readargs

Use "read" command to parse HDL files from Yosys command-line

Fix the tests we just broke

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Added "yosys -r <topmodule>"

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Use "read" command to parse HDL files from Yosys command-line

Signed-off-by: Claire Xenia Wolf <claire@clairexen.net>

Bump version

opt_mem_priority: Fix non-ascii char in help message.

This is a fixed version of #3072.

If direction NONE use that from first bit

Bump version

Next dev cycle

Release version 0.12

Update manual

Add gitignore for gatemate

Make sure cell names are unique for wide operators

Bump version

Update CHANGELOG and CODEOWNERS

Bump version

intel_alm: preliminary Arria V support

sta: very crude static timing analysis pass

Co-authored-by: Eddie Hung <eddie@fpgeh.com>

Bump version

Merge pull request #3080 from YosysHQ/micko/init_wire

Give initial wire unique ID, fixes #2914

Give initial wire unique ID, fixes #2914

Bump version

Support parameters using struct as a wiretype (#3050)

Signed-off-by: Kamil Rakoczy <krakoczy@antmicro.com>

Bump version

synth_gatemate Revert cascade A/B port  mixup

synth_gatemate: Remove iob_map invokation

synth_gatemate: Add block RAM cascade support

* add simulation model for block RAM cascade in 40K mode
* limit 20K_SDP and 40K_SDP to 40 and 80 bits (the only useful configurations)

synth_gatemate: Remove obsolete iob_map