redirect through element width, obtain elwidth from CSR reg tables

remove more get_data calls

remove more get_data calls

remove unneeded get_data calls

add sv_mmu.h

clean up sv_reg_t class

use class-based sv_reg_t and sv_sreg_t

bring in new version of sv_reg.h

provide sv_reg_t overrides of more functions so that sv_reg_t can be a class

put sv_mmu override class in place

fix debug printfs

srrl srli srai etc

slli

sll

jalr, mul, rem

fmv/mvlq/fsq

div, fcvt

divuw

divu

div

csrs

csrrc

c_srli

c_slli c_srai

c_lui

c_jalr

c_jal

c_beqz

addi4spn

redirect sreg_t casts through function

typedef on sv_reg_t to reg_t (and signed variant)

still working on redirecting everything through a planned class
that can be polymorphic overloaded... eventually

use unsigned long shift on sv csr setting

forgot to set clroffset

allow 4 CSR entries to be set at a time, on RV64

minor alteration to CSRRWI SETVL / SETMVL to offset immediate by 1

allows CSRRWI to make maximum use of only 5-bit immediate

shuffle CSR offsets around, offset VL and MVL by one

VL and MVL now span from 1 to XLEN rather than 0 to XLEN-1

also making room for M-Mode and S-Mode CSRs

fix compiler warnings on printfs

fix annoying printf warning on fp compiles

whoops deref null pointer

c_beqz sv operational

put RVC_SP at back of cintpatterns list

add rvc_sp redirection/offset overload

also found weird bug where RVC_FRS1/2 were not being detected,
how it was not found earlier is a mystery, code should not
have compiled!

need to check whether SP (reg 2) is used, without redirection

add overload/redirection for WRITE_REG

move design to separate document

drop all lui from restriction on parallelism

disable jal in sv

rv_xxx convert c_xxx

rv_add in lh/sh

rv_add in store

blt and use of rv_add

add rv_ge

add rv_eq and rv_ne

add rv_eq and rv_ne

add rv_gt headers

add rv_sr

add shiftright

add shiftleft and lessthan

missed a mul

replace % operator with rv_rem

replace ^ operator with rv_xor

replace | operator with rv_or

replace & operator with rv_and

replace operator * with rv_mul

add rv_div (signed and unsigned) to replace operator /

redirect subtract through rv_sub

redirect add to rv_add

redirect add to rv_add

bit of a mess: attempted to create a complete arithmetic overload

had to back most of it out, and left in a change to the amo* functions
passing in a 2nd parameter to the higher-order-function

rename _zext_xlen

add sv_reg_t

redirect WRITE_FRD including different types (128/64/32)

add WRITE_FRD macro redirect

changed style, can revert changes to amomin/max

add frs2 redirect

add RS3 replacement

simplify sv_proc_t redirection of RS1-3 / FRS1 macrhos

redirect RS2 to sv_proc_t class

proof-of-concept, redirect RS1 to class sv_proc_t

combination of redirection through a "property" class overloads WRITE_RD

WRITE_RD, formerly a macro, now replaced with a function.
also required a redirector function rd

redirect instructions through a class called sv_proc_t

preparing the groundwork for a total over-ride of macros such as
WRITE_RD, and so on, so that element width can be implemented

more explicit testing, duplicating header file algorithms for div, rem and shift

whoops run from 0-255 not 0-254, and other test corrections

add some operator tests for int8_t being typecast to uint16_t

add more experimenting on operators

add operators test class

add operators library to contain operator-overloads of +/-/*/div/>/>= etc

for all types int8, uint8, float16_t, float32_t etc.

all to be template-ified

get predicated-vectorised branch working

save branch address and predication merged result, and test after branch

if the predication was all good, go ahead with the branch

still not tested for predicated / vectorised branch yet however
at least scalar branches work

add explanatory comment

add explanatory comment

start adding explicit twin-predicated branch identification (rs2)

extend sv register file from 64 to 128 after discussion.

evaluation of even embedded GPUs shows that they have really enormous
register files.  a fp16 x 4 to express quads, times four, takes up eight
consecutive registers just on its own.

override setpc macro so that sv can redirect it in branch

this is slightly complicated.  setpc is a global macro, intended for
use in the templates.  however for SV it needs to be conditional,
so needs to redirect to a function in sv_insn_t.

that in turn needs quite a few extra parameters: the current loop
element offset, the argument to set_pc just in case actually it is
detected that this really is to be a branch not a predication scenario
and so on.

have not tried out vectorisation yet, at least straight non-vectorised
branch operations (unit tests) pass.

swap #ifdef USING_NOREGS so that it is possible to redefine set_pc

to avoid having to modify the branch instructions the set_pc macro will
be #undefd and redefined to modify the predication target

add rd bit-setting function

add extra debug printing for c.lwsp

add rvc_swsp_imm sv overload, provides vector unit stride now

c.swsp and c.fswsp predication and offset enabling

allow x2 (sp) to be redirected in C.LWSP