azonenberg: Make dump_vcd save model when temporal induction fails due to step limit

Only call proc_share_dirname() in techmap when necessary

Removed compatbility.{h,cc}: Not using open_memstream/fmemopen anymore

Changed frontend-api from FILE to std::istream

Changed backend-api from FILE to std::ostream

Added "stat -width"

Added emscripten (emcc) support to build system and some build fixes

Added DPI-C documentation to README file

Added support for non-standard <plugin>:<c_name> DPI syntax

Archibald Rust and Clifford Wolf: ffi-based dpi_call()

Added "plugin" command

Updated ABC to 4d547a5e065b

Cosmetic changes to FSM tests

Fixed small memory leak in ast simplify

Added support for DPI function with different names in C and Verilog

Added AstNode::asInt()

Fixed memory leak in DPI function calls

Merge branch 'master' of github.com:cliffordwolf/yosys

Added Verilog/AST support for DPI functions (dpi_call() still unimplemented)

Added support for global tasks and functions

Added mod->addGate() methods for new gate types

Using "via_celltype" in $mul carry-save-acc implementation

Added "via_celltype" attribute on task/func

Performance fix for new $__lcu techmap rule

Replaced recursive lcu scheme with bk adder

Added const folding of AST_CASE to AST simplifier

Fixed proc_{self,share}_dirname error handling

Makefile fixes

Improved AST ProcessGenerator performance

Improved sig.remove2() performance

Use stackmap<> in AST ProcessGenerator

Added stackmap<> container

Renamed toposort.h to utils.h

Added module->uniquify()

Fixed AOI/OAI expr handling in verilog backend

Multiply using a carry-save accumulator

Added "test_cell -s <seed>"

AST ProcessGenerator: replaced subst_*_{from,to} with subst_*_map

Added additional gate types: $_NAND_ $_NOR_ $_XNOR_ $_AOI3_ $_OAI3_ $_AOI4_ $_OAI4_

Added CellTypes::cell_evaluable()

Changes in techmap $__alu interface

Added "opt -fast"

Added log_spacer()

Bugfix in iopadmap

Renamed $lut ports to follow A-Y naming scheme

Renamed $_INV_ cell type to $_NOT_

Removed old doc references to $safe_pmux

More idstring sort_by_* helpers and fixed tpl ordering in techmap

Added Frontend "+/" filename syntax for files from proc_share_dir

document "techmap -map %<design-name>"

Fixed bug in "read_verilog -ignore_redef"

Added RTLIL::SigSpec::to_sigbit_map()

Changed the AST genWidthRTLIL subst interface to use a std::map

Added sig.{replace,remove,extract} variants for std::{map,set} pattern

Fixed line numbers when using here-doc macros

Fixed handling of task outputs

Simplified $__arraymul techmap rule

Added module->ports

Refactoring of CellType class

RIP $safe_pmux

Some improvements in FSM mapping and recoding

Added "abc -D" for setting delay target

Updated ABC to 4935c2b946de

Added techmap support for actual lookahead carry unit

Preparations for lookahead ALU support in techmap.v

Filter ANSI escape sequences from ABC output

New interface for $__alu in techmap.v

Added support for non-standard """ macro bodies

Fixed handling of constant-true branches in proc_clean

Added test_verific mode to tests/fsm/generate.py

Fixed SigBit(RTLIL::Wire *wire) constructor

Fixed building verific bindings

Added multi-dim memory test (requires iverilog git head)

Another build fix by americanrouter (via reddit)

Fixed FSM mapping for multiple reset-like signals

Fixed "share" for complex scenarios with never-active cells

Do not share any $reduce_* cells (its complicated and not worth it anyways)

Some improvements in fsm_opt and fsm_map for FSM with unreachable states

Improved FSM tests

Another fsm_extract bugfix

Fixed "fsm -export"

Fixed sharing of reduce operator

Fixed fsm_extract for wreduced muxes

Added FSM test bench

Added "sat -prove-skip"

Fixed build with gcc-4.6

Use "-keepdc" in "miter -equiv -flatten"

Also allow "module foobar(input foo, output bar, ...);" syntax

Added adff2dff.v (for techmap -share_map)

Added AST_MULTIRANGE (arrays with more than 1 dimension)

Various improvements in memory_dff pass

Various fixes and improvements in wreduce pass

Removed old "constmap" from wreduce code

Added support for truncating of wires to wreduce pass

Cleanups and improvements in wreduce pass

Added mux support to wreduce command

Improved scope resolution of local regs in Verilog+AST frontend

Fixed AST handling of variables declared inside a functions main block

Added "show -signed"

Added support for non-standard "module mod_name(...);" syntax