soc/interconnect/axi: add AXIBurst2Beat

Converts AXI bursts commands to AXI beats.

soc/interconnect/avalon: add description

soc/integration/soc_zynq: fix HP0 connections

build/xilinx/vivado: only set library for vhdl files (not supported for verilog/system-verilog)

soc/interconnect: add avalon with converters to/from native streams

Merge pull request #162 from antmicro/full-conf-vexriscv

Add full and full_debug CPU variant of VexRiscv

Merge pull request #163 from gsomlo/gls-verilated-cmdargs

build/sim/core: Initialize Verilator commandArgs

build/sim/core: Initialize Verilator commandArgs

Required when DUT is using plusargs. Prevents Verilator simulation
from crashing with "Verilog called $test$plusargs or $value$plusargs
without testbench C first calling Verilated::commandArgs(argc,argv)".

vexriscv: Add full and full_debug CPU variant

build/altera: switch to sdc constraints, add add_false_path_constraints method

build/xilinx/vivado: set quiet property on MultiReg/AsyncResetSynchronizer constraints

MultiReg/AsyncResetSynchronizer are not necessarily present in all design, set
quiet property to avoid generating false warnings.

soc/cores/clock: add divclk_divide/vco_margin support on S7/Ultrascale

soc/cores/clock: improve presentation

build/xilinx/vivado: round period constraints to lowest picosecond

Vivado will do the opposite if we don't do it, with this change we ensure the applied period constraints will always be >= to the requested constraint.

Merge pull request #161 from enjoy-digital/litex_server_arguments

litex_server: refactor parameters and to allow setting bind address

litex_server: set socket.SO_REUSEPORT to avoid waiting 60s in case of unclean termination

litex_server: add message and exit when mandarory arguments are missing.

litex_server: allow setting bind port, remove auto-incrementing on bind_port

litex_server: refactor parameters and to allow setting bind address

In some cases, it can be useful to bind to "0.0.0.0" instead of "localhost".
While adding bind address support, parameters passing has also been refactored
to ease adding parameters in the future.

software/libnet/microudp: simplify txbuffer managment

software/libnet/microudp: cleanup eth_init

software/libnet/microudp: simplify rxbuffer managment

software/libnet/microudp: set raw frame size to ETHMAC_SLOT_SIZE

software/libnet: remove use of ethmac_mem.h

bios/sdram: add __attribute__((unused)) on cdelay

litex_setup: add litesata

boards/targets/kcu105: add Ethernet (with 1Gbps SFP adapter)

software/libnet: add #ifdef on eth_init

Merge pull request #158 from vbuitvydas/altera-contrib

Changes for litepcie support for Altera Cyclone V

litex/build/altera/quartus: changes to make top level assigment in .qsf file with build name

litex/build/altera/common: added reset synchronizer

integration/soc_zynq: fix missing SoCCore.do_finalize

Signed-off-by: Florent Kermarrec <florent@enjoy-digital.fr>

integration/soc_zynq: add add_hp0 method

integration/soc_zynq: use add methods to add optional peripherals

integration/soc_zynq: connect axi signals that were missing

interconnect/axi: add missing axi signals

Merge pull request #157 from CBJamo/master

Add ifdef check for MAIN_RAM_SIZE

Add ifdef check for MAIN_RAM_SIZE

README: bump copyright year

bios/main: align SoC info, show CPU speed on CPU line, show L2

bios/main: move sdrinit

bios/main: print boot sequence only if sdr_ok

bios/main: remove csr functions (not used and only supported by lm32), improve help presentation

software/bios: improve readibility, add soc informations

Merge pull request #156 from gsomlo/gls-axi-width

soc/interconnect/axi: address length cleanup

soc/interconnect/axi: data/address length cleanup

Instead of hard-coding data and address width to 32, assert that
the AXI and Wishbone interfaces have *matching* address and data
widths.

soc/interconnect/axi: remove dead code (thanks gsomlo)

Merge pull request #154 from daveshah1/yosys_xilinx_edif

build/xilinx: Update Yosys write_edif parameters

build/xilinx: Update Yosys write_edif parameters

utils/litex_sim: fix main_ram_size

soc_core/get_mem_data: add json support

example of json file:
{
    "vmlinux.bin":    "0x00000000",
    "vmlinux.dtb":    "0x01000000",
    "initramdisk.gz": "0x01002000"
}

build/microsemi/libero_soc: add linux build script support

vexriscv: allow user to use an external variant

vexriscv/core: fix min variant

utils/litex_sim: handle cpu_endianness for rom-init/ram-init

utils/litex_sim: increase default integrated_main_ram_size to 256MB, automatically boot on main_ram when ram_init is specified

Merge pull request #153 from railnova/fix_utils

[fix] utils was omitted when installed from pip

[fix] utils was not installed from pip

Merge pull request #152 from gsomlo/gls-trellis-svf

build/lattice/trellis: generate bitstream directly in svf format

build/lattice/trellis: also generate bitstream in svf format

Before being able to program the board (e.g., with openocd), one
would have to convert the bitstream file to .svf using a python
script included with the source trellis distribution. However,the
trellis 'ecppack' utility can also generate .svf bitstream files
directly.

software/bios/sdram: use specific ERR_DDRPHY_BITSLIP/NMODULES computation

In the future, the PHYs should generated these constants.

targets/versa_ecp5: update ECP5DDRPHY on BaseSoC, add EthernetSoC

bios/sdram: use burstdet detection for ECP5DDRPHY init

Merge pull request #150 from daveshah1/trellis_bus_fixes

lattice/common: Fix tristate buses with Trellis

lattice/common: Fix tristate buses with Trellis

Signed-off-by: David Shah <dave@ds0.me>

boards/ulx3s: add device selection parameter

ULX3S can be populated with LFE5U-45F (default) or LFE5U-85F

targets/ulx3s: use AsyncResetSynchronizer and derivate sys_clk/sys_clk_ps constraints from clk25

Now supported by Trellis/Nextpnr.

build/lattice/trellis: add package support

build/lattice/trellis: basecfg now integrated in nextpnr

boards/targets/ulx3s: allow building with diamond or trellis

soc/software/bios/boot: add vexriscv workaround

Flushing icache was working correctly on previous version of Vexriscv, understand
why it's no longer the case.

soc/integration: add initial SoCZynq SoC

soc/interconnect: add initial axi code with bus definition and AXI2Wishbone

test: add test_axi_lite (with test code from soc/interconnect/axi_lite lightly modified)

soc/interconnect: rename axi to axi_lite

test: add basic test_csr

Merge pull request #149 from daveshah1/versa_trellis

Add trellis build option to versa_ecp5 and bring trellis support up to date

versa_ecp5: Add option to build with Trellis

trellis: Add LPF frequency constraints and remove -nomux

soc/software/sdram: fix compilation on ultrascale

targets/versa_ecp5: integrate DDR3

soc/software/bios/sdram: add ECP5 support

soc/software/bios/sdram: improve write_level robustness

soc/software/bios/sdram: improve sdrlevel readibility

soc/software/bios/sdram: add helpers for rst/inc of delays

Merge pull request #148 from daveshah1/versa_remove_n

versa_ecp5: Remove negative diff IO pins

versa_ecp5: Remove negative diff IO pins

In Lattice FPGAs only the positive side of differential pairs should
be specified (unlike Xilinx)

These are a warning on Diamond (which trims unused IO) and an error
with Yosys/nextpnr (which doesn't so they conflict when the positive
pin is 'expanded').

Already this is the case for the clock input, this commit performs
the same change for the DDR3 pins.

platforms/versa_ecp5: add ddram pins

soc/tools/remote/comm_uart: be sure to flush in waiting bytes before read and write

soc/cores/clock: add actual clk_freqs to config

soc_sdram: add use_full_memory_we parameter to allow disabling vivado workaround on small l2 caches

build/lattice/common/LatticeECXTrellisImpl: add support for nbits == 1

soc_sdram: don't generate sdram initialization error message when integrated_main_ram is used

build/lattice/common: add LatticeiCE40DDROutput

platforms/nexys_video: add LPC transceivers pins

build/sim: add jtagremote module (thanks LamdaConcept)

soc/integration/soc_core: allow disabling wishbone timeout

soc/interconnect/wishbone: increase bus error timeout to 1e6 cycles

boards/platform/kc705: add sfp pins (both tx and rx)

soc/cores/clock: add USIDELAYCTRL