build/xilinx/XilinxMultiRegImpl: fix n=0 case

build/xilinx/ise: cleanup/simplify pass, remove mist support (not aware of anyone using it)

soc/cores/cpu: add initial Microwatt gateware support

Implementation tested on arty:
cd litex/soc/cores/cpu/microwatt
git clone https://github.com/antonblanchard/microwatt
mv microwatt sources

cd litex/boards/targets
./arty --cpu-type=microwatt --no-compile-gateware

soc/cores/cpu/minerva: add self.reset to i_rst

Merge pull request #315 from gsomlo/gls-csr-assert

soc_core: additional CSR safety assertions

soc_core: additional CSR safety assertions

Since csr_data_width=64 has probably never worked properly, remove
it as one of the possible options (to be fixed and re-added later).
Add csr_data_width=16, which has been tested and does work.

Additionally, ensure csr_data_width <= csr_alignment (we should not
attempt to create (sub)registers larger than the CPU's native word
size or XLen).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc_core: remove static 16MB csr region allocation (use csr_address_width to allocate the correct size)

soc_core: add sort of CSR regions by origin (allow csr.h/csr.csv to be ordered by origin)

cores/8b10b: use real Memory for 6b5b table (to improve timings on ECP5)

build/xilinx/vivado: move build_script generation

build/xilinx/vivado: cleanup/simplify

build/lattice/icestorm: cleanup/simplify (and remove arachne-pnr support)

build/xilinx/common/platform/programmer: cleanup pass

boards: add Lambdaconcept's PCIe Screamer (R02)

targets/versa_ecp5: fix compilation with diamond

boards/targets: keep attributes are no longer needed since automatically added when applying constraints to signals.

build: automatically add keep attribute to signals with timing constraints.

Avoid having to specify it manually or eventually forget to do it and have a constraints that is not applied correctly.

build/altera/quartus: allow adding period constraints on nets and add optional additional sdc/qsf commands

Additional sdc/qsf commands can be added from the design like:
platform.sdc_additional_commands.append("create_clock ...")
platform.sdc_additional_commands.append("set_false_path ...")

build/lattice/trellis: nextpnr now handle LPF timing constraints and multiple clock domains, freq_constraint is no longer needed.

build/lattice: cleanup/simplify (no functional changes)

icestorm still need to be cleaned up

build/lattice: cleanup/simplify

build/microsemi: cleanup/simplify (no functional change)

build/altera: cleanup/simplify (no functional change)

Altera build backend was a bit messy and needed some cleanup to ease future maintenance and new features.

Merge pull request #313 from mmicko/yosys_ise_flow_fix

Yosys - ISE flow fix

build/xilinx/vivado: use VHDL 2008 as default

targets/nexys4ddr: remove MEMTEST_ADDR_SIZE limitation (no longer needed)

targets/netv2: switch to MVP DDR3 (K4B2G1646F instead of MT41J128M16)

targets: uniformize, improve presentation

README: fix LitePCIe Travis-CI link

soc/interconnect/csr: add fields support for CSRStorage's write simulation method

soc/cores/gpio: add GPIO Tristate

setup.py: update long_description

README.md: use litex logo

README: switch to Markdown

Merge pull request #311 from kbeckmann/trellis_cabga256

trellis: Support the CABGA256 package

trellis: Support the CABGA256 package

Properly select family for those currently supported

Integrate with latest yosys changes

Merge pull request #310 from xobs/spi-flash-mode3-doc

spi_flash: correct documentation on SPI mode

spi_flash: correct documentation on SPI mode

The SPI mode is actually mode3, since the output value is updated on the
falling edge of CLK and the input value is updated on the rising edge.

This also clarifies some of the documentation based on experience with
the core.

Signed-off-by: Sean Cross <sean@xobs.io>

tools/remote/comm_udp: only use one socket

build/generic_platform: avoid duplicate in GenericPlatform.sources

soc/cores/clock: change drp_locked to CSRStatus and connect it :)

soc/cores/clock: reset PLL/MMCM on all 7-series/Ultrascale with self.reset signal

Merge pull request #309 from antmicro/mmcm-fix

soc/cores/clock: add lock reg and assign reset

soc/cores/clock: add lock reg and assign reset

It was necessary to add drp_locked CSR for reading LOCK signal from
MMCM. Additionally, input signal RESET from MMCM was not driven by
any signal to do a proper reset of MMCM module thus it was impossible
to perform entirely correct dynamic clock reconfiguration.

soc/interconnect/axi: add Wishbone2AXILite

test/test_axi: cosmetic

build/tools/get_migen/litex_git_revision: avoid git fatal error message is not installed as a git repository

Merge pull request #308 from gsomlo/gls-sdram-init

soc_sdram, bios/sdram: support sdram init for csr_data_width <= 32

soc_sdram, bios/sdram: support sdram init for csr_data_width <= 32

Enable SDRAM to be initialized when csr_data_width > 8 bits.
Currently, csr_data_width up to 32 bits is supported.

Read leveling tested with csr_data_width [8, 16, 32] on the
ecp5-versa5g and trellisboard (using yosys/trellis/nextpnr),
and on the nexys4ddr (using Vivado).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc/interconnect/packet/Depacketizer: another simplifcation pass

soc/interconnect/packet/Depacketizer: cleanup "ALIGNED-DATA-COPY" state

soc/interconnect/packet/Depacketizer: replace no_payload with sink_d.last

test/test_packet: add randomness on ready output, fix corner-cases on Packetizer/Depacketizer

test/test_packet: add randomness on valid input, fix corner-cases on Packetizer

Merge pull request #307 from sergachev/master

change >512 B CSR memory exception to a warning

soc/interconnect/packet: fix synthesis (synthesis tools can do all sort of optimizations, but we still need to provide valid verilog :))

change >512 B CSR memory exception to a warning

soc/interconnect/packet: connect error/last_be only present on both sink and source

soc/interconnect/packet: simplify/refactor Packetizer/Depacketizer to keep it simple

To avoid complex FSMs, let the synthesis tool do the simplifications when the FSM states are not reachable.

test/test_packet: add 32/64/128-bit loopback tests (passing :))

test/test_packet: prepare for testing dw > 8-bit

soc/interconnect/packet: update copyright

soc/interconnect/packet: add > 8-bit support to Packetizer/Depacketizer

With high speed link (10gbps XGMII ethernet for example), stream data_width is generally
> 8-bit which make header/data un-aligned on bytes boundaries. The change allows the
Packetizer/Depacketizer to work on stream with a data_width > 8-bit.

build/sim: cleanup run_as_root

build/sim/modules: add XGMII 10Gbps ethernet module

Used to simulate SoCs with XGMII 10Gbps ethernet and to do LiteEth verification

sim/ethernet: remove trailing whitespaces

test: add initial test_packet

Use a header with 8,16,32,64,128-bit fields and test a Packetizer/Depacketizer loopback with random field values, random packet data & length.

tools/litex_sim: cleanup/update (no functional change)

tools/litex_term: remove automatic reboot when flashing and clear mem_regions to avoid re-flashing on next reboot(s)

bios/flash: minor cleanup on serialboot flashing, add flash address support

Merge pull request #305 from FrankBuss/master

adding support to flash an FBI image

soc_core: add integrated-rom-file parameter to allow initializing rom from command line

cores/code_8b10b/Decoder: add basic invalid symbols detection

Check that we have 4,5 or 6 ones in the symbol. This does not report all
invalid symbols but still allow detecting issues with the link.

adding support to flash an FBI image

software/bios: rename ef command to fe (for consistency)

software/libbase/spiflash: rename CHIP_ERASE_CMD to CE_CMD (for consistency)

Merge pull request #302 from FrankBuss/master

erase flash command added

soc_core: remove add_cpu method (when no real CPU but only wishbone masters, self.cpu is declared as CPUNone)

erase flash command added

integration/export: do not include soc.h in csr.h when with_access_functions=False

Idealy we should have another parameter for that.

soc_sdram/kcu105: add optional main_ram_size_limit and use it on KCU105 to limit to 1GB instead of 2GB.

CSR map will need to be updated to support the 2GB.

soc_sdram: remove use_full_memory_we parameter (always used as True)

soc_sdram: update copyrights

Merge pull request #300 from gsomlo/gls-rocket-axi

RFC: Direct link between Rocket/mem_axi <--> LiteDRAM dataport

cpu/rocket: parameterize axi interface data width

Rocket variants can be configured with axi port data widths that
are multiples of the native word size (64 bits in our case). In
the future, we will add variants with mem_axi data width > 64 bit,
to match the native data width of the LiteDRAM controller on
various development boards (e.g., 128 bits on the ecp5versa, and
256 bits on the trellisboard).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc_sdram: remove upper limit on usable main RAM

Revert commit #68a503174.

cpu/rocket, soc_sdram: Connect mem_axi to LiteDRAM, bypass WB bus

Connect Rocket's dedicated port for cached RAM accesses (mem_axi)
directly to the LiteDRAM data port, bypassing the shared LiteX
(Wishbone) bus.

When both Rocket's mem_axi and LiteDRAM's port have the same data
width, use a native point-to-point AXI connection.

Otherwise, convert both ends to Wishbone, and use the Wishbone
data width converter to bridge the gap.
FIXME: In the future, this part should be replaced with a native
AXI data width converter!

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

interconnect/csr_bus/SRAM: add mem_size check

Memory size is limited to 512 bytes:
- CSR region size is 0x800 (4096)
- default csr_data_width is 8
maximum size = 4096/8 = 512 bytes.

soc_core/soc_core_args: specify default cpu (vexriscv)

lattice/diamond/tcl: always use / separators, even on windows

cpu/minerva: elaborate minerva verilog to build directory

soc/integration/builder: pass output_dir to platform, make sure gateware/software directory are created before finalizing

cpu/minerva: generate minerva.v near core.py not in submodule

cpu/minverva: give more explicit error message when not able to elaborate cpu

Merge pull request #297 from mithro/mem-region-pp

Improve the error message on memory region conflict.

Improve the error message on memory region conflict.

Before;
```
ValueError: Memory region conflict between rom and main_ram
```

After;
```
ValueError: Memory region conflict between rom (<SoCMemRegion 0x10000000 0x10000 cached>) and main_ram (<SoCMemRegion 0x0 0x20000000 cached>)
```

Fixes #296.

Merge pull request #293 from mithro/mor1kx-fix

Fix file names for the mor1kx processor.

Fix file names for the mor1kx processor.

Fixes #292.