Fix reading aig files on windows

Open aig frontend as binary file

Merge pull request #1413 from YosysHQ/mmicko/backend_binary_out

Support binary files for backends, fixes #1407

Merge pull request #1411 from aman-goel/YosysHQ-master

Corrects BTOR2 backend

Add aiger and protobuf backends binary support

Support binary files for backends, fixes #1407

Fix box name

Corrects btor2 backend

Fix _TECHMAP_REMOVEINIT_ handling.

Previously, this wire was handled in the code that populated the "do or
do not" techmap cache, resulting in init value removal being performed
only for the first use of a given template.

Fixes the problem identified in #1396.

Merge pull request #7 from YosysHQ/master

Syncing with official repo

Merge pull request #1409 from YosysHQ/mmicko/fix_getopt_difference

Change order of parameters, to work on other OS

Change order of parameters, to work on other os

Merge pull request #1404 from YosysHQ/fix_gzip_macos

Make read/write gzip files on macos works, fixes #1357

Missing an '&'

Make read/write gzip files on macos works, fixes #1357

Merge pull request #1401 from SergeyDegtyar/SergeyDegtyar/ice40

ICE40 tests. adffs test update (equiv_opt -multiclock).

Change sync controls to async.

Merge pull request #1402 from YosysHQ/clifford/portlist

Add "portlist" command

Improve "portlist" command

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "portlist" command

Signed-off-by: Clifford Wolf <clifford@clifford.at>

adffs test update (equiv_opt -multiclock).

Merge pull request #1399 from nakengelhardt/fix-show-macos

fix show command for macos

add xdot dependency to Brewfile

fix show command for macos

Merge pull request #1392 from YosysHQ/eddie/fix1391

(* techmap_autopurge *) fixes when ports aren't consistently-sized

Hell let's add the original #1381 testcase too

Revert abc9.cc

Add testcase

Trim mismatched connection to be same (smallest) size

Fix first testcase in #1391

Merge pull request #1386 from YosysHQ/clifford/fix1360

Fix handling of read_verilog config in AstModule::reprocess_module()

Fix handling of read_verilog config in AstModule::reprocess_module(), fixes #1360

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update CHANGELOG

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "add -mod"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1384 from YosysHQ/clifford/fix1381

Add techmap_autopurge attribute

Add techmap_autopurge attribute, fixes #1381

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Use extractinv for synth_xilinx -ise

Added extractinv pass

Document (* gentb_skip *) attr for test_autotb

Merge pull request #1355 from YosysHQ/eddie/peepopt_dffmuxext

peepopt_dffmux -- bit optimisations for word level $dff + (enable/reset) $mux cells

Merge pull request #1379 from mmicko/sim_models

Added simulation models for Efinix and Anlogic

make note that it is for latch mode

better lut handling

better handling of lut and begin/end add

Add "write_aiger -L"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix stupid bug in btor back-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1380 from YosysHQ/clifford/fix1372

Fix handling of range selects on loop variables

Fix handling of range selects on loop variables, fixes #1372

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1374 from YosysHQ/eddie/fix1371

Fix two non-deterministic behaviours that cause divergence between compilers

xilinx: Make blackbox library family-dependent.

Fixes #1246.

Merge pull request #1377 from YosysHQ/clifford/fixzdigit

Fix handling of z_digit "?" and fix optimization of cmp with "z"

Added simulation models for Efinix and Anlogic

Oops

Add counter-example from @cliffordwolf

Revert "Make one check $shift(x)? only; change testcase to be 8b"

This reverts commit e2c2d784c8217e4bcf29fb6b156b6a8285036b80.

Spacing

Explicitly order function arguments

Use template specialisation

Revert "SigSet<Cell*> to use stable compare class"

This reverts commit 4ea34aaacdf6f76e11a83d5eb2a53ba7e75f7c11.

Fix handling of z_digit "?" and fix optimization of cmp with "z"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1373 from YosysHQ/clifford/fix1364

Fix lexing of integer literals

Fix lexing of integer literals without radix

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Grammar

static_assert to enforce this going forward

SigSet<Cell*> to use stable compare class

Merge pull request #1370 from YosysHQ/dave/equiv_opt_multiclock

Add equiv_opt -multiclock

Fix lexing of integer literals, fixes #1364

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Tidy up

Fix UB

Cope with presence of reset muxes too

Cleanup

Add more tests

Only display log message if did_something

Add -match-init option to dff2dffs.

Add equiv_opt -multiclock

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1362 from xobs/smtbmc-msvc2-build-fixes

MSVC2 fixes

Rename dffmuxext -> dffmux, also remove constants in dff+mux

proc instead of prep

Add unsigned case

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

tests: ice40: fix div_mod SB_LUT4 count

This test is failing due to one of the changes present in this patchset.
Adjust the test to match the newly-observed values.

https://github.com/xobs/yosys/compare/smtbmc-msvc2-build-fixes...YosysHQ:xobs/pr1362

Signed-off-by: Sean Cross <sean@xobs.io>

Fix misspelling

passes: opt_share: don't statically initialize mergeable_type_map

In 3d3779b0376b8204ed7637053176a07b7271ac1d this got turned from a
`std::map<std::string, std::string>` to `std::map<IdString, IdString>`.
Consequently, this exposed some initialization sequencing issues (#1361).

Only initialize the map when it's first used, to avoid these static issues.

This fixes #1361.

Signed-off-by: Sean Cross <sean@xobs.io>

msys2: launcher: fix warnings and errors under g++

When building under G++, certain C-isms no longer work.  For example,
we must now cast the return from `calloc()`.

Fix `launcher.c` so that it builds under whatever $CXX is set to,
which is usually a C++ compiler.

Signed-off-by: Sean Cross <sean@xobs.io>

backends: smt2: use $(CXX) variable for compiler

The Makefile assumes the compiler is called `gcc`, which isn't always
true.  In fact, if we're building on msys2 or msys2-64, the compiler
is called `i686-w64-mingw32-g++` or `x86_64-w64-mingw32-g++`.

Use the variable instead of hardcoding the name, to fix building on
these systems.

Signed-off-by: Sean Cross <sean@xobs.io>

synth_xilinx: Support init values on Spartan 6 flip-flops properly.

techmap: Add support for extracting init values of ports

Merge branch 'master' of github.com:YosysHQ/yosys

Add missing -assert to equiv_opt

Missing equiv_opt -assert

Make one check $shift(x)? only; change testcase to be 8b

Usee equiv_opt -assert

Merge pull request #1312 from YosysHQ/xaig_arrival

Allow arrival times of sequential outputs to be specified to abc9

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1350 from YosysHQ/clifford/fixsby59

Properly construct $live and $fair cells from "if (...) assume/assert (s_eventually ...)"

Merge pull request #1330 from YosysHQ/clifford/fix1145

Add flatten handling of pre-existing wires as created by interfaces

simple/peepopt.v tests to various/peepopt.ys with equiv_opt & select

Revert "abc9 followed by clean otherwise netlist could be invalid for sim"

This reverts commit 6fe1ca633d90fb238d2671dba3d7f772c263a497.

Update README.md

Signed-off-by: Clifford Wolf <clifford@clifford.at>