SigSpec refactoring: Added RTLIL::SigSpecIterator

SigSpec refactoring: cleanup of old SigSpec usage in fsm_* commands

Fixed memory corruption with new SigSpec API in proc_mux

SigSpec refactoring: added RTLIL::SigSpec::operator[]

fixed memory leak in fsm_opt

SigSpec refactoring: rewrote some RTLIL::SigSpec methods to use unpacked form

Removed RTLIL::SigChunk::compare()

SigSpec refactoring: added RTLIL::SigSpec::bits() and pack/unpack api

SigSpec refactoring: change RTLIL::SigSpec::chunks() to be read-only, created interim RTLIL::SigSpec::chunks_rw()

SigSpec refactoring: change RTLIL::SigSpec::size() to be read-only

SigSpec refactoring: using the accessor functions everywhere

SigSpec refactoring: renamed the SigSpec members to chunks_ and width_ and added accessor functions

SigSpec refactoring: renamed chunks and width to __chunks and __width

Fixed ilang parsing of process attributes

Fixed make rules for ilang parser

Use "opt -fine" in test/vloght/test_mapopt.sh

Added "opt_const -keepdc"

Added mul to mux conversion to "opt_const -fine"

Added "opt_const -fine" and "opt_reduce -fine"

Added "autoidx" statement to ilang file format

Added opt_const support for simple identities

Various improvements in test/vloghtb

Added support for scripts with labels

Replaced depricated NEW_WIRE macro with module->addWire() calls

Removed deprecated module->new_wire()

Wider range of cell types supported in "share" pass

Bugfix in satgen for cells with wider in- than outputs.

Added module->remove(), module->addWire(), module->addCell(), cell->check()

Added log_ping()

Use ezSAT::non_incremental() in "share" pass

Added ezSAT::keep_cnf() and ezSAT::non_incremental()

Fixed ezSAT stand-alone build

Updated minisat

Using relative path names in minisat headers

Added yet another resource sharing test case

Added support for resource sharing in mux control logic

Added "select -assert-count"

Supercell creation for $div/$mod worked all along, fixed test benches

Improved tests/share/generate.py

Fixed creation of shift supercells in "share" pass

Small fix in tests/vloghtb/run-test.sh

Activated tests/share in "make test"

Added "miter -equiv -flatten"

Added call_on_selection() and call_on_module() API

Added tests/vloghtb/test_share.sh

Added tests/share for testing "share" supercell creation

Added "share" supercell creation

Added removing of always inactive cells to "share" pass

Progress in "share" pass

Added std::set<RTLIL::SigBit> to RTLIL::SigSpec conversion

Added SIZE() macro

Added log_cell()

Progress in "share" pass

Added tests/vloghtb

Use functions instead of always blocks for $mux/$pmux/$safe_pmux in verilog backend

Added support for $bu0 to verilog backend

Started to implement real resource sharing

Fixed log_id() memory corruption

Improved memory_share log messages

More verbose memory_share help message

Added SAT-based write-port sharing to memory_share

Added ModWalker helper class

Some "const" cleanups in SigMap

Fixed bug in memory_share feedback-to-en code

Added translation from read-feedback to en-signals in memory_share

Improved seeding of color rng in show command

Only create collision detect logic in memory_share if necessary

Bugfix in tests/memories/run-test.sh

added tests/memories

Added memory_share

Added automatic conversion from RTLIL::SigSpec to std::vector<RTLIL::SigBit>

Apply opt_reduce WR_EN opts to the whole mux tree driving the WR_EN port

Added function-like cell creation helpers

Added log_id() helper function

Also simulate unmapped memories in "make test"

Implemented dynamic bit-/part-select for memory writes

Fixed simlib.v model for $mem

Added support for bit/part select to mem2reg rewriter

Added support for constant bit- or part-select for memory writes

Improved opt_reduce handling of mem wr_en mux bits

Fixed RTLIL::SigSpec::append_bit() for appending constants

Added support for "blackbox" attribute to iopadmap

Added support for "blackbox" attribute to flatten/techmap

Added "inout" ports support to read_liberty

Set blackbox attribute in "read_liberty -lib"

Fixed spelling of "direction" in read_liberty messages

Merged new $mem/$memwr WR_EN interface

Changed tests/techmap/mem_simple_4x1_map for new $mem/$memwr WR_EN interface

improved opt_reduce for $mem/$memwr WR_EN multiplexers

changes in verilog frontend for new $mem/$memwr WR_EN interface

Changes to "memory" pass for new $memwr/$mem WR_EN interface

Updated simlib to new $mem/$memwr interface

Changed the $mem/$memwr WR_EN input to a per-data-bit enable signal

Added note to "make test": use git checkout of iverilog

Added passing of various options to vhdl2verilog

Use "verilog -sv" to parse .sv files

Fixed processing of initial values for block-local variables

now ignore init attributes on non-register wires in sat command

fixed parsing of constant with comment between size and value

small changes in presentation