Clear current_scope when done with RTLIL generation, fixes #1837

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

write_json: dump default parameter values

Fixes #1823.

This will allow nextpnr to reuse the default value information already
present in yosys cells_sim.v and avoid duplicating (and probably
desyncing) this information.

Use default parameter value in getParam

Fixes #1822.

hierarchy: Convert positional parameters to named.

Fixes #1821.

ilang, ast: Store parameter order and default value information.

Fixes #1819, #1820.

idict: Make iterator go forward.

Previously, iterating over an idict returned its contents in reverse.

Merge pull request #1971 from YosysHQ/claire/edifkeep

Ignore conflicting keep attributes, unless asked not to

Merge pull request #1851 from YosysHQ/claire/bitselwrite

Improved rewrite code for writing to bit slice

Improve net priorities in EDIF back-end

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1961 from whitequark/paramod-original-name

ast, rpc: record original name of $paramod\* as \hdlname attribute

tests: remove write_ilang

Merge pull request #1975 from dh73/claire/bitselwrite

Adding tests to Claire/bitselwrite branch

Remove '-ignore_unknown_cells' option from 'sat'

Simplify test case script

Remove ununsed files

Merge pull request #1972 from YosysHQ/eddie/bug1970

 abc9_ops: -prep_lut to be more robust

Modifications of tests as per Eddie's request

abc9: -prep_lut to be more robust

abc9: add testcase reduced from #1970

Ignore conflicting keep attributes, unless asked not to. Fixes #1733

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1964 from YosysHQ/claire/sformatf

Extend support for format strings in Verilog front-end

Merge pull request #1967 from whitequark/cxxrtl-blackbox-attributes

cxxrtl: provide attributes to black box factories, too

cxxrtl: provide attributes to black box factories, too.

Both parameters and attributes are necessary because the parameters
have to be the same between every instantiation of the cell, but
attributes may well vary. For example, for an UART PHY, the type
of the PHY (tty, pty, socket) would be a parameter, but configuration
of the implementation specified by the type (socket address) would
be an attribute.

Extend support for format strings in Verilog front-end

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1963 from whitequark/cxxrtl-blackboxes

cxxrtl: add support for simple and templated C++ black boxes

cxxrtl: add templated black box support.

cxxrtl: make eval() and commit() inline in blackboxes.

This change is a preparation for template blackboxes. It has no
effect on current generated code.

cxxrtl: add simple black box support.

This commit adds support for replacing RTLIL modules with CXXRTL
black boxes. Black box port widths may not depend on the parameters
with which it is instantiated (yet); the parameters may only be used
to change the behavior of the black box.

cxxrtl: use ID::X instead of ID(X). NFC.

ast, rpc: record original name of $paramod\* as \hdlname attribute.

The $paramod name mangling is not invertible (the \ character, which
separates the module name from the parameters, is valid in the module
name itself), which does not stop people from trying to invert it.

This commit makes it easy to invert the name mangling by storing
the original name explicitly, and fixes the firrtl backend to use
the newly introduced attribute.

Merge pull request #1955 from whitequark/cxxrtl-sync_always

cxxrtl: correctly handle `sync always` rules

Merge pull request #1952 from boqwxp/add_edge_location

Verilog frontend: add source location in more parser rules

Wrong fixed value

cxxrtl: correctly handle `sync always` rules.

Fixes #1948.

Merge pull request #1954 from YosysHQ/dave/fix-stdout-conflict

qbfsat: Fix illegal use of 'stdout' identifier

Merge pull request #1951 from whitequark/rtlil-string_attribute

rtlil: add AttrObject::{get,set}_string_attribute, AttrObject::has_attribute

qbfsat: Fix illegal use of 'stdout' identifier

Signed-off-by: David Shah <dave@ds0.me>

Set Verilog source location for explicit blocks (`begin` ... `end`).

Add Verilog source location information to `AST_POSEDGE` and `AST_NEGEDGE` nodes.

Merge pull request #1898 from boqwxp/locations

Verilog frontend: add location information to parsed constants

Merge pull request #1864 from boqwxp/cleanup_techmap_abc

Clean up pseudo-private member usage and simplify `passes/techmap/abc.cc`

Merge pull request #1888 from boqwxp/cleanup_scatter

Clean up `passes/cmds/scatter.cc`.

Merge pull request #1882 from boqwxp/cleanup_rename

Clean up pseudo-private member usage in `passes/cmds/rename.cc`.

Merge pull request #1929 from YosysHQ/eddie/select_unset

select: add select -unset option

rtlil: add AttrObject::has_attribute.

rtlil: add AttrObject::{get,set}_string_attribute.

And make {get,set}_src_attribute use those functions.

Merge pull request #1947 from whitequark/cxxrtl-usability

cxxrtl: minor documentation and usability improvements

Add location information to `AST_CONSTANT` nodes.

Use `dict` instead of `std::map`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Revert to `stringf()` rather than stringstreams.

Clean up pseudo-private member usage in `passes/cmds/rename.cc`.

Replace `std::map` with `dict`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Replace pseudo-private member access to `connections_` in `passes/cmds/scatter.cc`.

Co-Authored-By: N. Engelhardt <nak@symbioticeda.com>

Clean up `passes/cmds/scatter.cc`.

Adding tests for dynamic part select optimisation

tests: add select -unset tests

select: add select -unset option

Merge pull request #1928 from YosysHQ/eddie/design_delete

kernel: add design -delete option

Merge pull request #1896 from boqwxp/read_stdin_repl

Frontend: allow reading file input from stdin, like a REPL heredoc mode

Merge pull request #1797 from epfl-vlsc/firrtl_backend_fileinfo

Keep file information when emitting firrtl

cxxrtl: make ROMs writable, document memory::operator[].

There is no practical benefit from using `const memory` for ROMs;
it uses an std::vector internally, which prevents contemporary
compilers from constant-propagating ROM contents. (It is not clear
whether they are permitted to do so.)

However, there is a major benefit from using non-const `memory` for
ROMs, which is the ability to dynamically fill the ROM for each
individual simulation.

cxxrtl: fix misleading example, caution about race conditions.

Fixes #1944.

cxxrtl: remove inaccurate comment. NFC.

ecp5: Force SIGNED ports to be 1 bit

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1927 from YosysHQ/eddie/design_remove_assert

kernel: Design::remove(RTLIL::Module *) to check refcount_modules_

tests: add design -delete tests

kernel: add design -delete option

Merge pull request #1915 from boqwxp/dict_move_semantics

kernel: Add `dict` support for rvalue references and C++11 move semantics.

Merge pull request #1900 from Xiretza/suppress-makefile-echo

Suppress output of Makefile.conf when printing source versions

Merge pull request #1937 from hzeller/consexpr-opportunity

Use static constexpr instead of static const where possible.

Merge pull request #1943 from YosysHQ/dave/fix-1919

ast: Fix handling of identifiers in the global scope

Make mask-and-shift the default for bitselwrite

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Add LookaheadRewriter for proper bitselwrite support

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

opt_expr: Fix X and CO outputs for $alu identity-mapping rules.

ast: Fix handling of identifiers in the global scope

Signed-off-by: David Shah <dave@ds0.me>

Rename overloaded `insert()` to `emplace()` and add overloaded versions for all possible lvalue/rvalue combinationsfor its arguments.

Use script-style heredoc syntax for REPL heredocs.

Allow reading file input from stdin, improving REPL experience.

Improved rewrite code for writing to bit slice (disabled for now)

This adds the new rewrite rule. But it's still missing a check that makes
sure the new rewrite rule is actually a valid substitute in the always
block being processed. Therefore the new rewrite rule is just disabled
for now.

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1894 from YosysHQ/mingw_fix

Fix compile for mingw

Merge pull request #1916 from YosysHQ/eddie/kernel_makeblackbox

kernel: Module::makeblackbox() to clear connections too

Merge pull request #1933 from YosysHQ/eddie/zinit_more

zinit: handle $__DFFS?E?_[NP][NP][01] too

Merge pull request #1830 from boqwxp/qbfsat

Add `qbfsat` command to integrate exists-forall solving and specialization

Fix the truth table for $_SR_* cells.

This brings the documented behavior for these cells in line with
$_DFFSR_* and $_DLATCHSR_*, which is that R has priority over S.
The models were already reflecting that behavior.

Also get rid of sim-synth mismatch in the models while we're at it.

Merge pull request #1897 from YosysHQ/dave/bram-rejection-fix

memory_bram: Fix ignorance of valid, matched rules

Fix compile for mingw

Get rid of dffsr2dff.

This pass is a proper subset of opt_rmdff, which is called by opt, which
is called by every synth flow in the coarse part.  Thus, it never
actually does anything and can be safely removed.

opt_clean: Add missing assignments to opt.did_something.

Merge pull request #1918 from whitequark/simplify-improve_enum

ast/simplify: improve enum handling

synth_intel_alm: VQM support

ast/simplify: improve enum handling.

Before this commit, enum values were serialized as attributes of form
  \enum_<width>_<value>
where <value> was a decimal signed integer.

This has multiple drawbacks:
  * Enums with large values would be hard to process for downstream
    tooling that cannot parse arbitrary precision decimals. (In fact
    Yosys also did not correctly process enums with large values,
    and would overflow `int`.)
  * Enum value attributes were not confined to their own namespace,
    making it harder for downstream tooling to enumerate all such
    attributes, as opposed to looking up any specific value.
  * Enum values could not include x or z, which are explicitly
    permitted in the SystemVerilog standard.

After this commit, enum values are serialized as attributes of form
  \enum_value_<value>
where <value> is a bit sequence of the appropriate width.

setundef: Improve error messages.

Fixes #1092.

json: Update format documentation.

Fixes #1693.

Merge pull request #1930 from YosysHQ/claire/fix1876

Fix handling of ternary with constant condition

synth_intel_alm: alternative synthesis for Intel FPGAs

By operating at a layer of abstraction over the rather clumsy Intel primitives,
we can avoid special hacks like `dffinit -highlow` in favour of simple techmapping.

This also makes the primitives much easier to manipulate, and more descriptive
(no more cyclonev_lcell_comb to mean anything from a LUT2 to a LUT6).

abc9_ops: Add a check ensuring that connected port actually exists.

Merge pull request #1932 from YosysHQ/dave/cxxrtl-unclocked-read

cxxrtl: Fix handling of unclocked memory read ports

Use static constexpr instead of static const where possible.

In particular inside class declarations, a static const
assignment is technically not a definition, while constexpr is.

Signed-off-by: Henner Zeller <h.zeller@acm.org>

tests: zinit for new types

zinit: handle $__DFFS?E?_[NP][NP][01] too