build/sim: adapt verilator simulation to new stream signals

soc/software/libcompiler_rt: fix mulsi3 compilation

soc/software/libnet/microudp: fix debug flag

initial RISC-V support (with picorv32), still some software to do (manage IRQ, L2 cache flush)

soc/software/bios: update default ip addresses (local: 192.168.1.50 / remote: 192.168.1.100)

soc/interconnect/stream_sim: add more genericity to PacketStreamer/PacketLogger to use them for all cores

soc/cores/sdram/phy: fix S6QuarterRateDDRPHY

README: update

gen/sim: hack to update vcd output file during simulation (allow visualizing progress directly and having a vcd file even when simulation fails or doesn't stop)

gen/sim, fhdl: remove port.we_granularity limitation on simulations

We have to find a way to eliminate all replaced memory ports from specials,
here we use a workaround and remove remaining _MemPorts before simulating.

If possible, proper way would be to remove replaced ports from specials.
Another solution can to remove all ports that are no longer associated with
a Memory.

soc/interconnect/stream_sim: use passive generators and some cleanup

gen: add missing sim files

gen: remove vpi (no longer used)

soc/interconnect/stream_sim: adapt to new simulator

gen/build: merge with migen 0575c749e35a7180f0dca408e426af8eef22b568 and reintegrate migen simulator

* fhdl/visit: determinism
* structure/Case/makedefault: fix corner cases
* fhdl/tools: apply lowerer to specials in deterministic order
* fhdl/verilog: fix variable name conflict
* fhdl/verilog: simpler names for IOs. Closes #40
* fhdl/namer: deterministic naming of signals with name_override
* use https url for m-labs.hk
* pipistrello: make PMOD an extension header
* vivado: find clock nets by get_nets, not get_ports
* build: support platform-independent false path designation
* sim: add more signals to VCD (#36)
* build/xilinx: fix error message when Xilinx toolchain directory exists but does not contain a ISE version directory. Closes #39
* kc705: make xadc an extension header
* kc705: add xadc/ams gpios
* Merge branch 'master' of github.com:m-labs/migen
* conda: fix for conda-build > 1.19
* platforms/kc705: enable on-die termination for user_sma_clock
* README: update
* Revert "conda: use BUILDNUMBER from environment."
This reverts commit b2eedfd2e24f0b83c2fb118a3f98cf349b256e91.
* conda: use BUILDNUMBER from environment.
* typo
* Exception now has helpful string.
* README: remove outdated build badge
* sim: run MemoryToArray before lowering specials
* fhdl/simplify/MemoryToArray: remove spurious memory ports from specials
* sim: make unlowered specials an error
* sim: lower specials, closes #34
* sim: support evaluating Replicate()
* Revert "README.md->rst"
* Prevent backslashes in (Windows) paths from being escaped by OpenOCD's TCL implementation.
* Revert "conda: run tests as a part of package build."
* Revert "setuptools: include examples as migen.examples."
* Revert "test: also look for examples in [.../dist-packages]/migen/examples/."
* conda: use source from the current checkout.
* travis: disable (superseded by our buildbot).
* test: also look for examples in [.../dist-packages]/migen/examples/.
* setuptools: include examples as migen.examples.
* conda: run tests as a part of package build.
* build: return to current working directory after building
* sim/vcd: support signals not appearing in FHDL
* sim: deterministic clock iteration
* sim: add support for passive generators
* fhdl/structure: fix last test in _Value.__bool__ (a instead of b)

soc/interconnect/stream: use valid/ready/last signals instead of stb/ack/eop (similar to AXI)

soc/interconnect/wishbonebridge: fix import

soc/interconnect/stream_packet: remove Buffer (we will use simple fifo for now)

soc/interconnect/stream: remove busy signal, BufferizeEndpoints refactoring

soc: replace all Sink/Source with stream.Endpoint

soc/interconnect/stream: use new Converter/StrideConverter

soc/interconnect/stream: fix missing param

soc/interconnect/stream: remove packetized parameter and use of sop

soc/interconnect/stream: set packetized to True by default (we are going to remove this parameter)

soc/integration/builder: remove use of symlinks (simply use make -C dst_dir -f src_dir/Makefile, thanks robert)

soc/tools/litex_term: continue cleanup

soc/tools/litex_term: continue cleanup

soc/tools/litex_term: continue cleanup

soc/tools/litex_term: remove write_exact, use more bytes

soc/tools/litex_term: remove character function

soc/tools/litex_term: replace get_file_data with f.read()

soc/tools/remove: fix import

build/xilinx: cleanup Vivado/ISE special_overrides

soc/integration/soc_core: instanciate wishbone/csr/interrupts only if we have at least a wishbone master

gen/build: use verilog 2001-style synthesis attributes for vivado (will need rework)

soc/interconnect/stream: fix merge issue (missing params connect)

soc/tools/litex_term: also rename inside file

soc/tools: rename to litex_term, litex_server, litex_client

soc/tools/remove_server: cleanup

soc/tools/flterm: get rid of serial.tools.miniterm import and fix echo on linux

soc/integration: return vns with soc and builder

soc/software/bios/main: add capability to configure TEST_USER_ABORT_DELAY

soc/software/bios/main: give priority to romboot over serialboot/netboot

boards/targets: change mode (add +x)

soc/tools/remove/server: avoid closing server when client closes connection

some cleanup
- remove Sink/Source connect specialization.
- remove use of Record.connect
- use sink/source on Buffer

soc/tools/remove/client: set socket timeout to 5s

soc/interconnect/stream: expose Endpoint

build/xilinx/vivado: use build_name as top in synth_design

soc/software/libnet: add debug defines on microudp

soc/integration/builder: move csr_csv generation outside of generate include

we mostly use csr_csv for designs without CPU

build/sim/verilator: add toolchain_path parameter

build: pass build_name to get_verilog (same name for top module and top level file)

gen/fhdl/verilog: add regular comb parameter to allow implementation of simulation code (for icarus)

We will remove that when we will be using new migen simulator

boards/nexys_video: use ethernet constraints similar to kc705

boards/targets: add default rom/ram configuration for arty

boards/targets: add nexys_video

boards/plaforms: fix  IOStandard of eth_rst_n

boards/platforms: add cpu_reset to nexys_video and some fixes around DDR3

boards/platforms: add hdmi_in/hdmi_out/ethernet/dram to nexys_video

boards/platforms: add nexys_video (basic)

gen/build: use name_override for all IOs defined in Platform file (avoid random naming of IOs)

build: ensure we return to working directory after building

soc/interconnect/stream: improve Pipeline to allow passing endpoints

soc/interconnect/stream_packet: add check of field's width vs signal's width in Header.get_field

boards: add new digilent arty

soc/integration: allow using builder with soc.cpu_type == None

soc/interconnect/stream_packet: fix Counter removing

soc/tools/remote/csr_builder: manage memory regions and some fixes on CSRRegister

soc/integration/builder: export constants and memory_regions with csr_csv

soc/tools/remote/client: make csr_csv parameter optional and default value to None

soc/software/boot: add #ifndef on LOCALIP and REMOTEIP to allow definition in the SoC with add_constant

build/generic_platform: add support for int parameter for Pins (useful for core generation)

soc/tools/remote/server: add --debug parameter

soc/tools/remoter/server: fix exit on KeyboardInterrupt

soc/tools/remoter/server: add some printfs

soc/tools/remote: add comm_pcie and comm_udp (to be tested)

soc/tools/remote: small cleanup and remove csr_data_width from server side

soc/tools: initialize wishbone remote control (for now only uart)

soc/cores/uart remove software (will be re-written and will move to soc/tools)

soc/interconnect/stream_packet: remove Counter

soc/interconnect/wishbonebridge: remove Counter

build: remove edif support

gen/fhdl/verilog: remove asic_syntax and expose reg_initialization, dummy_signal and blocking_assign

soc/interconnect/stream/SyncFIFO: expose fifo level

soc/integration/cpu_interface: add bases, constants and memories output to csv files

soc/cores/uart: add UARTWishboneBridgeDriver software

soc/interconnect/stream: add Cast and others small fixes

soc/integration/builder: only copy Makefiles when not using symlinks

soc/cores: remove liteeth_mini and use liteeth

add TODOs

fix soc/integration/soc_core.py

soc/interconnect: add stream_sim

soc/interconnect: rename packet to stream_packet

doc: update logo

for now use our fork of migen (to be able to simulate our designs)

litex/gen: reintegrate migen with modifications to be able to simulate with vpi until all missing features of the new simulator are implemented

soc/interconnect/stream: add BufferizeEndpoints

soc/interconnect/stream: add Pipeline

soc/interconnect/stream: reintroduce params