Merge pull request #3193 from YosysHQ/micko/verific_f

Add ability to override verilog mode for verific -f  command

Add ability to override verilog mode for verific -f  command

gowin: Fix LUT RAM inference, add more models.

ecp5: Fix DPR16X4 sim model.

Bump version

Next dev cycle

Release version 0.14

Update CHANGELOG and manual

Merge pull request #3185 from YosysHQ/micko/co_sim

Add co-simulation in sim pass

Bump version

nexus: Fix arith_map CO signal.

Fixes #3187.

Error detection for co-simulation

bug fix and cleanups

Bump version

Merge pull request #3183 from YosysHQ/micko/nto1mux

Use bmux for NTO1MUX

Use bmux for NTO1MUX

Add test cases for co-simulation

Merge pull request #3182 from yrabbit/wip-doc2

Correct a typo in the manual

Correct a typo in the manual

Signed-off-by: YRabbit <rabbit@yrabbit.cyou>

Fix Visual Studio build

respect hide_internal flag

unify cycles counting and cleanup

added stimulus mode and param check

Update comment

Fix unextend method for signed constants

error when no signal found

Merge pull request #3176 from higuoxing/fix-ref-manual

Fix the help message of synth_quicklogic command.

Cleanup

Compare bits when not all are defined

Cleanup

message update

Display simulation time data

Use edges when explicit

Updating initial state and checks

Fix scope

Bump version

verilog backend: Emit a `wire` for ports as well.

Fixes #3177.

Fix the help message of synth_quicklogic.

opt_reduce: Add $bmux and $demux optimization patterns.

Bump version

Add $bmux and $demux cells.

check if stop before start

set initial state, only flip-flops

ignore not found private signals

preserve VCD mangled names

detect edges even when x

recursive check

cleanup

Do actual compare

Fix for limit_range_end when not writing vcd

Add more options and time handling

opt_dff: Don't mutate muxes while ModWalker is active.

kernel/mem: Add read-first semantic emulation code.

Bump version

manual: Fix a custom pass example.

Fixes #3156.

memory_bram: Make use of new mem emulation functions to map more RAMs.

kernel/mem: Add functions to emulate read port enable/init/reset signals.

Bump version

change to windows-2019

update version

Display values of outputs

Fix tabs/spaces

Check if stimulated

Read fst and use data to set inputs

Add fstdata helper class

Cleanup of config to support platforms

Add ability to write to FST file

Add FST library

Bump version

nexus: Fix BB sim model

Signed-off-by: gatecat <gatecat@ds0.me>

Removed dbits 8 since 9 will always be picked

Merge pull request #3120 from Icenowy/anlogic-bram

anlogic: support BRAM mapping

Bump version

Merge pull request #3162 from YosysHQ/mmicko/windows_guidelines

Add info about VS build

Update guidelines/Windows

Co-authored-by: N. Engelhardt <nakengelhardt@gmail.com>

Merge pull request #3145 from nakengelhardt/advertise_suite_in_readme

mention tabby+oss cad suite in readme

mention distributions' package manager

Add info about VS build

Bump version

Forgot one

Change url to https

Next dev cycle

Release version 0.13

Update CHANGELOG

Bump version

sv: auto add nosync to certain always_comb local vars

If a local variable is always assigned before it is used, then adding
nosync prevents latches from being needlessly generated.

sv: fix size cast internal expression extension

Bump version

logger: fix unmatched expected warnings and errors

- Prevent unmatched expected error patterns from self-matching
- Prevent infinite recursion on unmatched expected warnings
- Always print the error message for unmatched error patterns
- Add test coverage for all unmatched message types
- Add test coverage for excess matched logs and warnings

opt_dff: fix sequence point copy paste bug

Newer GCCs emit the following warning for opt_dff:

    passes/opt/opt_dff.cc:560:17: warning: operation on ‘ff.Yosys::FfData::has_clk’ may be undefined [-Wsequence-point]
      560 |      ff.has_clk = ff.has_ce = ff.has_clk = false;
          |      ~~~~~~~~~~~^~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

Which is correct: the order of whether the read or write of has_clk
occurs first is undefined since there is no sequence point between them.

This is almost certainly just a typo/copy paste error and objectively
wrong, so just fix it.

Signed-off-by: Austin Seipp <aseipp@pobox.com>

mention tabby+oss cad suite in readme

manual: Fix cell-stmt order

Signed-off-by: gatecat <gatecat@ds0.me>

Bump version

fix iverilog compatibility for new case expr tests

fixup verilog doubleslash test

- add generated doubleslash.v to .gitignore
- ensure backend verilog can be read again

sv: fix size cast clipping expression width

Update manual

Bump version

Merge pull request #3127 from whitequark/cxxrtl-no-reset-elided

cxxrtl: don't reset elided wires with \init attribute

cxxrtl: don't reset elided wires with \init attribute.