Added a test case

take skip wire bits into account

Grammar

Update timings for Xilinx S7 cells

Merge pull request #1589 from YosysHQ/iopad_default

Make iopad option default for all xilinx flows

Merge pull request #1599 from YosysHQ/eddie/retry_1588

Retry #1588 -- "write_xaiger: only instantiate each whitebox cell type once"

Merge pull request #1600 from YosysHQ/eddie/cleanup_ecp5

Nitpick cleanup for ecp5

Fix new tests

Merge remote-tracking branch 'origin/master' into iopad_default

Make test without iopads

Revert "Fix xilinx tests, when iopads are default"

This reverts commit 477e43d921d204c6bc6403109fea6506802c948c.

Update resource count

Nitpick cleanup for ecp5

Add #1598 testcase

write_xaiger: inherit port ordering from original module

Revert "Merge pull request #1598 from YosysHQ/revert-1588-eddie/xaiger_cleanup"

This reverts commit 92654f73ea92ee9e390c8ab50d8cb51c47a7ffa9, reversing
changes made to 3e14ff16676884a1f65cf0eeb0ca9cb1958b8804.

Merge branch 'master' of github.com:YosysHQ/yosys

write_xaiger: simplify c{i,o}_bits

Merge pull request #1598 from YosysHQ/revert-1588-eddie/xaiger_cleanup

Revert "write_xaiger: only instantiate each whitebox cell type once"

Revert "write_xaiger: only instantiate each whitebox cell type once"

fixed invalid char

iopadmap: Emit tristate buffers with const OE for some edge cases.

Merge pull request #1593 from YosysHQ/mwk/dsp48a1-pmgen

xilinx_dsp: Initial DSP48A/DSP48A1 support.

Minor nit fixes

Add DSP cascade tests

Fix OPMODE for PCIN->PCOUT cascades in xc6s, check B[01]REG too

Fix CEA/CEB check

Fix checking CE[AB] and for direct connections

Support unregistered cascades for A and B inputs

Add DSP48A* PCOUT -> PCIN cascade support

xilinx: Test our DSP48A/DSP48A1 simulation models.

xilinx_dsp: Initial DSP48A/DSP48A1 support.

Addressed review comments

iopad no op for compatibility with old scripts

Fix xilinx tests, when iopads are default

Make iopad option default for all xilinx flows

Merge pull request #1588 from YosysHQ/eddie/xaiger_cleanup

write_xaiger: only instantiate each whitebox cell type once

Add abc9_arrival times for RAM{32,64}M

Add RAM{32,64}M to abc9_map.v

Put specify/endspecify inside ``

Merge pull request #1585 from YosysHQ/eddie/fix_abc9_lut

Interpret "abc9 -lut" as lut string only if [0-9:]

write_xaiger: only instantiate each whitebox cell type once

Merge pull request #1587 from YosysHQ/revert-1558-eddie/xaiger_cleanup

Revert "Optimise write_xaiger"

Revert "Optimise write_xaiger"

Fix linking with Python 3.8

The behaviour of python-config --libs has changed in Python 3.8.

For example, compare the output of it with Python 3.7 and 3.8 on an
ArchLinux system:

    $ python3.7-config --libs
    -lpython3.7m -lcrypt -lpthread -ldl  -lutil -lm
    $ python3.8-config --libs
    -lcrypt -lpthread -ldl  -lutil -lm -lm
    $

The lack of -lpython in the latter case causes the linker to fail when
attempting to build Yosys against Python 3.8.

Passing the new --embed flag to python-config adds -lpython, just like
earlier versions of Python:

    $ python3.8-config --embed --libs
    -lpython3.8 -lcrypt -lpthread -ldl  -lutil -lm -lm
    $

This commit adds code for automatically detecting support for the
--embed flag. If it is supported, it is passed to all python-config
invocations. This fixes building against Python 3.8.

Add PYTHON_CONFIG variable to the Makefile

Merge pull request #1581 from YosysHQ/clifford/fix1565

Fix sim for assignments with lhs<rhs size

Merge pull request #1558 from YosysHQ/eddie/xaiger_cleanup

Optimise write_xaiger

Merge pull request #1569 from YosysHQ/eddie/fix_1531

verilog: preserve size of $genval$-s in for loops

Merge pull request #1571 from YosysHQ/eddie/fix_1570

mem_arst.v: do not redeclare ANSI port

xilinx: Add simulation models for remaining CLB primitives.

xilinx_dffopt: Keep order of LUT inputs.

See rationale at https://github.com/YosysHQ/yosys/pull/1557#discussion_r359196549

Interpret "abc9 -lut" as lut string only if [0-9:]

Add "scratchpad" to CHANGELOG

Merge branch 'master' of github.com:YosysHQ/yosys

Merge pull request #1563 from YosysHQ/dave/async-prld

ecp5: Add support for mapping PRLD FFs

Merge pull request #1572 from nakengelhardt/scratchpad_pass

add a command to read/modify scratchpad contents

Merge pull request #1584 from YosysHQ/mwk/xilinx-flaky-test

tests/xilinx: fix flaky mux test

tests/xilinx: fix flaky mux test

xilinx: Add xilinx_dffopt pass (#1557)

xilinx: Improve flip-flop handling.

This adds support for infering more kinds of flip-flops:

- FFs with async set/reset and clock enable
- FFs with sync set/reset
- FFs with sync set/reset and clock enable

Some passes have been moved (and some added) in order for dff2dffs to
work correctly.

This gives us complete coverage of Virtex 6+ and Spartan 6 flip-flop
capabilities (though not latch capabilities).  Older FPGAs also support
having both a set and a reset input, which will be handled at a later
data.

Send people to symbioticeda.com instead of verific.com

Signed-off-by: Clifford Wolf <clifford@clifford.at>

use extra_args

Fix sim for assignments with lhs<rhs size, fixes #1565

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Cleanup

Merge pull request #1574 from YosysHQ/eddie/xilinx_lutram

xilinx: add LUTRAM rules for RAM32M, RAM64M

Merge pull request #1521 from dh73/diego/memattr

Adding support for Xilinx memory attribute 'block' in single port mode.

Enforce non-existence

Update doc

Add another test

More sloppiness, thanks @dh73 for spotting

Accidentally commented out tests

Add unconditional match blocks for force RAM

Oops

Merge blockram tests

Update xc7/xcu bram rules

Implement 'attributes' grammar

Merge branch 'diego/memattr' of https://github.com/dh73/yosys into diego/memattr

Merge branch 'eddie/xilinx_lutram' of github.com:YosysHQ/yosys into eddie/xilinx_lutram

Populate DID/DOD even if unused

Rename *RAM{32,64}M rules to RAM{32X2,64X1}Q

Fixing compiler warning/issues. Moving test script to the correct place

add assert option to scratchpad command

Removing fixed attribute value to !ramstyle rules

Merging attribute rules into a single match block; Adding tests

Merge pull request #1575 from rodrigomelo9/master

Fixed some missing "verilog_" in documentation

Merge pull request #1577 from gromero/for-yosys

manual: Fix text in Abstract section

Merge pull request #1578 from noopwafel/eqneq-debug

Fix opt_expr.eqneq.cmpzero debug print

Fix opt_expr.eqneq.cmpzero debug print

Refactoring memory attribute matching based on IEEE 1364.1 and Tool specific

Merge pull request #1533 from dh73/bram_xilinx

Adjust Xilinx xc7/xcu BRAM min bits threshold for RAMB18E1

Disable RAM16X1D test

Disable RAM16X1D match rule; carry-over from LUT4 arches

RAM64M8 to also have [5:0] for address

Renaming BRAM memory tests for the sake of uniformity

Fixed some missing "verilog_" in documentation

add periods and newlines to help message

Remove extraneous synth_xilinx call

Add tests for these new models

Add RAM32X6SDP and RAM64X3SDP modes