Merge remote-tracking branch 'origin/eddie/shregmap_improve' into xc7mux

If d_bit already in sigbit_chain_next, create extra wire

Add test

Revert "Revert "Move ff_map back after ABC for shregmap""

This reverts commit e473e7456545d702c011ee7872956f94a8522865.

Revert "Rename shregmap -tech xilinx -> xilinx_dynamic"

This reverts commit 94a5f4e60985fc1e3fea75eec85638fa29874bea.

Revert "shregmap -tech xilinx_dynamic to work -params and -enpol"

This reverts commit 45d1bdf83ae6d51628e917b66f1b6043c8a3baee.

Revert "Refactor to ShregmapTechXilinx7Static"

This reverts commit e1e37db86073e545269ff440da77f57135e8b155.

Revert "Add -tech xilinx_static"

This reverts commit dfe9d95579ab98d7518d40e427af858243de4eb3.

Revert "Continue support for ShregmapTechXilinx7Static"

This reverts commit 72eda94a66c8c4938a713c9ae49d560e6b33574f.

Revert "shregmap -tech xilinx_static to handle INIT"

This reverts commit 935df3569b4677ac38041ff01a2f67185681f4e3.

Merge remote-tracking branch 'origin/master' into xc7mux

Add some more comments

Merge pull request #1082 from corecode/u4k

ice40/cells_sim.v: Add support for RGB_DRV/LED_DRV_CUR for u4k

ice40/cells_sim.v: Add support for RGB_DRV/LED_DRV_CUR for u4k

Merge pull request #1078 from YosysHQ/eddie/muxcover_costs

Allow muxcover costs to be changed

Update CHANGELOG

Comment out muxpack (currently broken)

Fine tune aigerparse

Merge remote-tracking branch 'origin/master' into xc7mux

Fix spacing from spaces to tabs

Merge pull request #1079 from YosysHQ/eddie/fix_read_aiger

Fix read_aiger to really get tested, and fix some uncovered read_aiger issues

Add read_aiger to CHANGELOG

Fix spacing (entire file is wrong anyway, will fix later)

Remove unnecessary std::getline() for ASCII

Test *.aag too, by using *.aig as reference

Fix read_aiger -- create zero driver, fix init width, parse 'b'

Use ABC to convert from AIGER to Verilog

Use ABC to convert AIGER to Verilog, then sat against Yosys

Add symbols to AIGER test inputs for ABC

Allow muxcover costs to be changed

Allow muxcover costs to be changed

Merge pull request #1077 from YosysHQ/clifford/pr983

elaboration system tasks

Rename implicit_ports.sv test to implicit_ports.v

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fixes and cleanups in AST_TECALL handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'pr_elab_sys_tasks' of https://github.com/udif/yosys into clifford/pr983

Merge branch 'tux3-implicit_named_connection'

Merge pull request #1076 from thasti/centos7-build-fix

Fix pyosys-build on CentOS7

Cleanup tux3-implicit_named_connection

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'implicit_named_connection' of https://github.com/tux3/yosys into tux3-implicit_named_connection

remove boost/log/exceptions.hpp from wrapper generator

$__XILINX_MUX_ -> $__XILINX_SHIFTX

Fix muxcover and its techmapping

Run muxpack and muxcover in synth_xilinx

Remove abc_flop attributes for now

Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux

Fix and test for balanced case

Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux

Fix warnings

Support cascading $pmux.A with $mux.A and $mux.B

More cleanup

Fix spacing

Non chain user check using next_sig

Add non exclusive test

Move muxpack from passes/techmap to passes/opt

Update doc

Add to CHANGELOG

One more and tidy up

Add a few more special case tests

Add tests, fix for !=

Missing file

Initial adaptation of muxpack from shregmap

SystemVerilog support for implicit named port connections

This is the `foo foo(.port1, .port2);` SystemVerilog syntax
introduced in IEEE1800-2005.

Merge pull request #1060 from antmicro/parsing_attr_on_port_conn

Added support for parsing attributes on port connections.

Merge pull request #1073 from whitequark/ecp5-diamond-iob

ECP5: implement most Diamond I/O buffer primitives

ECP5: implement all Diamond I/O buffer primitives.

Merge pull request #1071 from YosysHQ/eddie/fix_1070

Fix typo in opt_rmdff causing register to be incorrectly removed

Merge pull request #1072 from YosysHQ/eddie/fix_1069

Error out if no top module given before 'sim'

Missing doc for -tech xilinx in shregmap

Error out if no top module given before 'sim'

Fix typo in opt_rmdff

shregmap -tech xilinx_static to handle INIT

Continue support for ShregmapTechXilinx7Static

Update abc attributes on FD*E_1

Cleanup

Call shregmap -tech xilinx_static

Revert "Move ff_map back after ABC for shregmap"

This reverts commit 9b9bd4e19f3da363eb3c90ef27ace282716d2e06.

Add -tech xilinx_static

Refactor to ShregmapTechXilinx7Static

shregmap -tech xilinx_dynamic to work -params and -enpol

Merge pull request #1067 from YosysHQ/clifford/fix1065

Suppress driver-driver conflict warning for unknown cell types

Merge remote-tracking branch 'origin/master' into xc7mux

Merge remote-tracking branch 'origin/clifford/fix1065' into xc7mux

Fixed memory leak.

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Merge pull request #1066 from YosysHQ/clifford/fix1056

Remove yosys_banner() from python wrapper init

Major rewrite of wire selection in setundef -init

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Indent fix

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #999 from jakobwenzel/setundefInitFix

initialize more registers in setundef -init

Fix typo in fmcombine log message, fixes #1063

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Suppress driver-driver conflict warning for unknown cell types, fixes #1065

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Remove yosys_banner() from python wrapper init, fixes #1056

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Rename shregmap -tech xilinx -> xilinx_dynamic

Add log_assert to ensure no loops

Only toposort builtin and abc types

Add space between -D and _ABC

Add (* abc_flop_q *) to brams_bb.v

Fix name clash

Add mux_map.v for wide mux

Merge pull request #1062 from tux3/patch-1

README.md: Missing formatting for <tag>

README.md: Missing formatting for <tag>

Moved tests that fail with Icarus Verilog to /tests/various. Those tests are just for parsing Verilog.

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>