flatten: make hygienic.

Before this commit, `flatten` matched the template objects with
the newly created objects solely by their name. Because of this,
it could be confused by code such as:

    module bar();
      $dff a();
    endmodule

    module foo();
      bar b();
      $dff \b.a ();
    endmodule

After this commit, `flatten` avoids every possible case of name
collision.

Fixes #2106.

Merge pull request #2121 from whitequark/cxxrtl-debug-aliases

cxxrtl: improve design visibility

cxxrtl: don't check immutable values for changes in VCD writer.

This commit changes the VCD writer such that for all signals that
have `debug_item.type == VALUE && debug_item.next == nullptr`, it
would only sample the value once.

Commit f2d7a187 added more debug information by including constant
wires, and decreased the performance of VCD writer proportionally
because the constant wires were still repeatedly sampled; this commit
eliminates the performance hit.

cxxrtl: emit debug information for constant wires.

Constant wires can represent a significant chunk of the design in
generic designs or after optimization. Emitting them in VCD files
significantly improves usability because gtkwave removes all traces
that are not present in the VCD file after reload, and iterative
development suffers if switching a varying signal to a constant
disrupts the workflow.

cxxrtl: track aliases in VCD writer.

This commit changes the VCD writer such that for all signals that
share `debug_item.curr`, it would only emit a single VCD identifier,
and sample the value once.

Commit 9b39c6f7 added redundancy to debug information by including
alias wires, and increased the size of VCD files proportionally; this
commit eliminates the redundancy from VCD files so that their size
is the same as before.

cxxrtl: emit debug information for alias wires.

Alias wires can represent a significant chunk of the design in highly
hierarchical designs; in Minerva SRAM, there are 273 member wires and
527 alias wires. Showing them in every hierarchy level significantly
improves usability.

Merge pull request #2085 from rswarbrick/select

Silence warning in select.cc and pass some more args by ref

Merge pull request #2089 from rswarbrick/modports

Simplify a modport check in hierarchy.cc

Merge pull request #2105 from whitequark/split-flatten-off-techmap

Split `flatten` from `techmap` and simplify it

Merge pull request #2117 from PeterCrozier/struct_array

Support packed arrays in struct/union.

Merge pull request #2119 from YosysHQ/mwk/fix-fsm-idstring

fsm_extract: avoid calling log_signal to determine wire name

cxxrtl: add missing installs of include files.

cxxrtl: fix typo in comment. NFC.

cxxrtl: minor debug-related improvements.

fsm_extract: avoid calling log_signal to determine wire name

log_signal can result in a string with spaces (when bit selection is
involved), which breaks the rule of IdString not containing whitespace.
Instead, remove the sigspec from the name entirely — given that the
resulting wire will have no users, it will be removed later anyway,
so its name doesn't really matter.

Fixes #2118

Merge pull request #2116 from whitequark/cxxrtl-vcd

cxxrtl: add a VCD writer using debug information

Support packed arrays in struct/union.

cxxrtl: rename cxxrtl.cc→cxxrtl_backend.cc.

To avoid confusion with the C++ source files that are a part of
the simulation itself and not a part of Yosys build.

cxxrtl: add a C API for writing VCD dumps.

This C API is fully featured.

cxxrtl: only write VCD values that were actually updated.

On a representative design (Minerva SoC) this reduces VCD file size
by ~20× and runtime by ~3×.

cxxrtl: add a VCD writer using debug information.

Merge pull request #2115 from whitequark/cxxrtl-introspection

cxxrtl: add debug information to the C++ API, and add introspection via a new C API

cxxrtl: add a C API for driving and introspecting designs.

Compared to the C++ API, the C API currently has two limitations:
  1. Memories cannot be updated in a race-free way.
  2. Black boxes cannot be implemented in C.

cxxrtl: generate debug information for non-localized public wires.

Debug information describes values, wires, and memories with a simple
C-compatible layout. It can be emitted on demand into a map, which
has no runtime cost when it is unused, and allows late bound designs.

The `hdlname` attribute is used as the lookup key such that original
names, as emitted by the frontend, can be used for debugging and
introspection.

Merge pull request #2110 from BracketMaster/master

MacOS has even stricter stack limits in catalina.

Merge pull request #2113 from whitequark/cxxrtl-fix-sshr

cxxrtl: fix implementation of $sshr cell

Merge pull request #2109 from nakengelhardt/btor_internal_names

btor backend: make not printing internal names default

cxxrtl: fix implementation of $sshr cell.

Fixes #2111.

more reasonable numbers for memory

Add missing .gitignore file

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

MacOS has even stricter stack limits in catalina.

Invoking sby in macOS Catalina fails because of bizarre stack limits in Catalina.

Merge pull request #2041 from PeterCrozier/struct

Implementation of  SV structs.

Merge pull request #2099 from Xiretza/manual-include-path

Use in-tree include directory in manual build

Add codeowners file (#2098)

Merge pull request #2077 from YosysHQ/eddie/abc9_dff_improve

abc9: -dff improvements

btor backend: make not printing internal names default

Add printf format attributes to btorf/infof helper functions

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #2108 from nakengelhardt/btor_internal_names

btor backend: add option to not include internal names

flatten: clean up log messages.

flatten: topologically sort modules.

btor backend: add option to not include internal names

Merge pull request #2006 from jersey99/signed-in-rtlil-wire

Preserve 'signed'-ness of a verilog wire through RTLIL

Merge pull request #2070 from hackfin/master

Pyosys API: idict type handling

Merge pull request #2082 from YosysHQ/eddie/abc9_scc_fixes

abc9: fixes around handling combinatorial loops

flatten: simplify.

`flatten` cannot derive modules in most cases because that would just
yield processes, and it does not support `-autoproc`; in practice
`flatten` has to be preceded by a call to `hierarchy`, which makes
deriving unnecessary.

flatten: simplify. NFC.

Remove redundant sigmaps.

flatten: simplify.

Flattening does not benefit from topologically sorting cells within
a module when processing them.

flatten: simplify. NFC.

Flatten is non-recursive and doesn't need to keep track of handled
cells.

flatten: simplify. NFC.

Flattening always does "non-recursive" mapping.

flatten: simplify. NFC.

The `celltypeMap` always maps `x` to `{x}`.

flatten: simplify. NFC.

The `design` and `map` designs are always the same when flattening.

RTLIL: factor out RTLIL::Module::addMemory. NFC.

flatten: rename techmap-related stuff. NFC.

techmap, flatten: remove dead options.

After splitting the passes, some options can never be activated,
and most conditions involving them become dead. Remove them, and also
all of the newly dead code.

Merge branch 'master' into struct

tests: tidy up testcase

Merge pull request #2080 from YosysHQ/eddie/fix_test_warnings

tests: reduce test warnings

flatten: split from techmap.

Although the two passes started out very similar, they diverged over
time and now have little in common. Moreover, `techmap` is extremely
complex while `flatten` does not have to be, and this complexity
interferes with improving `flatten`.

Merge pull request #2104 from whitequark/simplify-techmap

techmap: simplify

techmap: remove dead variable. NFC.

techmap: use C++11 default member initializers. NFC.

techmap: simplify.

`rewrite_filename` is already called in `Frontend::extra_args`.

techmap: use +/techmap.v instead of an ad-hoc code generator.

Merge pull request #2102 from YosysHQ/tests_fix

allow range for mux test

Merge pull request #2101 from YosysHQ/mmicko/verific_asymmetric

Support asymmetric memories for verific frontend

allow range for mux test

Support asymmetric memories for verific frontend

Merge pull request #1862 from boqwxp/cleanup_techmap

Clean up `passes/techmap/techmap.cc`

abc9_ops: fix comment

Merge pull request #2081 from YosysHQ/eddie/blackbox_ast

blackbox: use Module::makeblackbox() method

abc9_ops: update messaging (credit to @Xiretza for spotting)

Merge pull request #2018 from boqwxp/qbfsat-timeout

smtbmc and qbfsat: Add timeout option to set solver timeouts for Z3, Yices, and CVC4.

Use in-tree include directory in manual build

This is basically the same issue as in tests/various/plugin.sh,
which uses yosys-config to compile a plugin. `yosys-config --cxxflags`
points to `$PREFIX/share/` (/usr/local/share by default), which might
not exist yet or might be out of date. Building directly from the
headers in ./share/ avoids this.

abc9_ops: optimise to not derive unless attribute exists

abc9_ops: -reintegrate use SigMap to remove (* init *) from $_DFF_[NP]_

smtbmc: Remove superfluous `yosys-smt2-timeout` file macro.

Co-Authored-By: clairexen <claire@symbioticeda.com>

Merge pull request #2029 from whitequark/fix-simplify-memory-sv_logic

ast/simplify: don't bitblast async ROMs declared as `logic`

Merge pull request #1885 from Xiretza/mod-rem-cells

Fix modulo/remainder semantics

Merge pull request #2092 from whitequark/rtlil-no-space-control

Restrict RTLIL::IdString to not contain whitespace or control chars

Merge pull request #2017 from boqwxp/qbfsat-cvc4

qbfsat: Add support for CVC4.

Merge pull request #2016 from boqwxp/qbfsat-yices

qbfsat: Add `-solver` option and allow choice of Z3 or Yices, making Yices the default.

Merge pull request #2097 from whitequark/ilang_lexer-fix-erange

ilang_lexer: fix check for out of range literal

ilang_lexer: fix check for out of range literal.

Commit ca70a104 did not use a correct check.

Merge pull request #2033 from boqwxp/cleanup-verilog-lexer

verilog: Move lexer location variables from global namespace to `VERILOG_FRONTEND` namespace.

Restrict RTLIL::IdString to not contain whitespace or control chars.

This is an existing invariant (most backends can't cope with these)
but one that was not checked or documented.

Document division and modulo cells

Update CHANGELOG

Add comments for mod/div semantics to rtlil.h

Expand tests/simple/constmuldivmod.v

Add flooring division operator

The $div and $mod cells use truncating division semantics (rounding
towards 0), as defined by e.g. Verilog. Another rounding mode, flooring
(rounding towards negative infinity), can be used in e.g. VHDL. The
new $divfloor cell provides this flooring division.

This commit also fixes the handling of $div in opt_expr, which was
previously optimized as if it was $divfloor.

Add flooring modulo operator

The $div and $mod cells use truncating division semantics (rounding
towards 0), as defined by e.g. Verilog. Another rounding mode, flooring
(rounding towards negative infinity), can be used in e.g. VHDL. The
new $modfloor cell provides this flooring modulo (also known as "remainder"
in several languages, but this name is ambiguous).

This commit also fixes the handling of $mod in opt_expr, which was
previously optimized as if it was $modfloor.

Merge pull request #2095 from rswarbrick/hier-typo

Fix small typos in documentation for hierarchy command

Fix small typos in documentation for hierarchy command

Merge pull request #2091 from boqwxp/printattrs

Add `printattrs` command to print attributes of currently selected objects.

Merge pull request #2051 from Xiretza/makefile-cd-warning

Suppress warning during initial clone of ABC repo

Merge pull request #2031 from epfl-vlsc/master

Add extmodule support to firrtl backend

Merge pull request #2063 from boqwxp/techmapped-firrtl

firrtl: Accept techmapped cell types in FIRRTL backend.

Merge pull request #2088 from rswarbrick/count-at

Minor optimisation in Module::wire() and Module::cell()

Merge pull request #2087 from rswarbrick/lex-warn

Silence spurious warning in Verilog lexer when compiling with GCC

Merge pull request #2086 from rswarbrick/sigbit

Use default copy constructor for RTLIL::SigBit