Refactor and cope with new abc_flop format

Capture all data in one "abc_flop" attribute

Fix spacing

Also remove $__ABC_FF_

Update abc_box_id numbering

Merge remote-tracking branch 'origin/master' into xaig_dff

Move abc9 from yosys-0.8 to yosys-0.9 in CHANGELOG

Merge branch 'master' of github.com:YosysHQ/yosys

install *_nowide.lut files

Merge pull request #1149 from gsomlo/gls-1098-abcext-fixup

Make abc9 pass aware of optional ABCEXTERNAL override

autotest.sh to define _AUTOTB when test_autotb

Replace log_assert() with meaningful log_error()

Remove peepopt call in synth_xilinx since already in synth -run coarse

Make abc9 pass aware of optional ABCEXTERNAL override

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Add missing CHANGELOG entries

Fix spacing

Merge pull request #1098 from YosysHQ/xaig

"abc9" pass for timing-aware techmapping (experimental, FPGA only, no FFs)

Add generic __builtin_bswap32 function

Also fix write_aiger for UB

Fix more potential for undefined behaviour due to container invalidation

Update synth_ice40 -device doc to be relevant for -abc9 only

Disable boxing of ECP5 dist RAM due to regression

Add write address to abc_scc_break of ECP5 dist RAM

Fix DO4 typo

Merge pull request #1146 from gsomlo/gls-test-abc-ext

tests: use optional ABCEXTERNAL when specified

Merge pull request #1046 from bogdanvuk/master

Optimizing DFFs whose initial value prevents their value from changing

tests: use optional ABCEXTERNAL when specified

Commits 65924fd1, abc40924, and ebe29b66 hard-code the invocation
of yosys-abc, which fails if ABCEXTERNAL was specified during the
build. Allow tests to utilize an optional, externally specified
abc binary.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Reduce diff with upstream

Extraneous newline

Remove noise from ice40/cells_sim.v

Refactor for one "abc_carry" attribute on module

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Do not use Module::remove() iterator version

Remove redundant doc

Remove &retime when abc9 -fast

Cleanup abc9.cc

Undo iterator based Module::remove() for cells, as containers will not
invalidate

Add help for "-sat" option inside opt_rmdff. "opt" can pass "-sat" too

Fix memory leak when one of multiple DFF cells is removed in opt_rmdff

When there are multiple DFFs and one of them is removed, its reference lingers
inside bit2driver dict. While invoking handle_dff() function for other DFFs,
this broken reference is used isnside sat_import_cell() function.

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #1139 from YosysHQ/dave/check-sim-iverilog

tests: Check that Icarus can parse arch sim models

Merge remote-tracking branch 'origin/master' into xaig

Grr

Capitalisation

Make CHANGELOG clearer

Merge pull request #1143 from YosysHQ/clifford/fix1135

Add "pmux2shiftx -norange"

Merge remote-tracking branch 'origin/master' into xaig

Add warning if synth_xilinx -abc9 with family != xc7

Remove unneeded include

Merge origin/master

Add simcells.v, simlib.v, and some output

Add #1135 testcase

synth_xilinx -arch -> -family, consistent with older synth_intel

Merge pull request #1142 from YosysHQ/clifford/fix1132

Fix handling of partial covers in muxcover

Merge pull request #1138 from YosysHQ/koriakin/xc7nocarrymux

synth_xilinx: Add -nocarry and -nowidelut options

Copy tests from eddie/fix1132

Merge remote-tracking branch 'upstream/master'

Add "pmux2shiftx -norange", fixes #1135

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of partial covers in muxcover, fixes #1132

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix spacing

Improve debugging message for comb loops

Add WE to ECP5 dist RAM's abc_scc_break too

Update comment on boxes

Add "WE" to dist RAM's abc_scc_break

Support more than one port in the abc_scc_break attr

Add write_xaiger into CHANGELOG

Merge branch 'koriakin/xc7nocarrymux' into xaig

Grrr

tests: Check that Icarus can parse arch sim models

Signed-off-by: David Shah <dave@ds0.me>

Remove unused var

Add _nowide variants of LUT libraries in -nowidelut flows

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Merge branch 'koriakin/xc7nocarrymux' into xaig

Fix spacing

Merge branch 'koriakin/xc7nocarrymux' into xaig

Oops. Actually use nocarry flag as spotted by @koriakin

Merge pull request #1137 from mmicko/cell_sim_fix

Simulation model verilog fix

Merge branch 'koriakin/xc7nocarrymux' into xaig

Simulation model verilog fix

synth_ecp5 rename -nomux to -nowidelut, but preserve former

Merge branch 'xc7nocarrymux' of https://github.com/koriakin/yosys into koriakin/xc7nocarrymux

Improve opt_clean handling of unused public wires

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1136 from YosysHQ/xaig_ice40_wire_del

abc9: Add wire delays to synth_ice40

Improve BTOR2 handling of undriven wires

Signed-off-by: Clifford Wolf <clifford@clifford.at>

abc9: Add wire delays to synth_ice40

Signed-off-by: David Shah <dave@ds0.me>

Fix segfault on failed VERILOG_FRONTEND::const2ast, closes #1131

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Do not clean up buffer cells with "keep" attribute, closes #1128

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Escape scope names starting with dollar sign in smtio.py

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add more ECP5 Diamond flip-flops.

This includes all I/O registers, and a few more regular FFs where it
was convenient.

Missing muxpack.o in Makefile

Realistic delays for RAM32X1D too

Add RAM32X1D box info

Merge remote-tracking branch 'origin/master' into xaig

Add testcase from #335, fixed by #1130

Merge pull request #1130 from YosysHQ/eddie/fix710

memory_dff: walk through more than one mux for computing read enable

Fix spacing

Move only one consumer check outside of while loop

Merge pull request #1129 from YosysHQ/eddie/ram32x1d

Add RAM32X1D support

Merge pull request #1075 from YosysHQ/eddie/muxpack

Add new "muxpack" command for packing chains of $mux cells

nullptr check