add new (experimental) ffmadds and ffmsubs, for FFT twin mul-accumulate

override logic for getting FRS in SVP64 FFT mode

add FRS decode (2nd output) for SVP64 FFT FP mul-add in PowerDecoder2

change name to OP_FP_MADD to identify fmadd (etc)

comments on SVP64 LD/ST Mode detection

add SVP64 FFT mode to PowerDecoder, add CSV entries

add LD bit-reversed unit test
add LD/ST bit-reverse logic in ISACaller

comment out l*br pseudo-ops from power_enums.py

use If Elif in power_decoder conditions, a lot easier than switch/case

rename bit-reversed LDs to match v3.0B (strip "br")

move D const update to after picking up main input registers

identify SVP64 LD bit-reverse pattern as pseudo-assembler
rewrite it before it gets too far into SVP64Asm
morph any "sv.ldxxxxbr" into "sv.ld/br" and rewrite the fields

only set conditions in PowerDecoder2 for svp64 mode

update sv_analysis.py to match new CONDITIONs field in CSV files

rename svp64 bit-reversed LD instructions to not conflict with v3.0B

whoops SVP64 bit-rev LDs need to use SVD and SVDS immediate not D and DS

allow default decoder to be created with no col/row subset

add in Power Decoder conditions to select SVP64 bit-rev decoding

add "conditions" for PowerDecoder, basic test

remove svp64 ld/st decoder tree

must pass in conditions into Sub-decoders

search for CSV "Conditions", set to static (disabled) for now
conditions in CSV files activate an additional case statement

add major.csv LD operations with SVP64BREV condition

add PowerDecoder condition switches (untested, doesnt break anything)

was going to set 2nd decoder up through MUX but now too complicated
going to do "decoder conditions" instead

add extra CONDITION column to CSVs

whoops fix rounding error in mapreduce unit test

only add svdecldst in PowerDecoder2 or LDST PowerDecodeSubset

use PowerOp copy of PowerDecodeSubset in get_op
not the one in the "main" decoder.
in preparation for MUXing onto self.op

add "user_svp64_ldst_dec" flag to PowerDecodeSubset

use new PowerOp.like function in PowerDecoder, fix missing fields

use get_op on "internal_op" instead of self.dec.op in PowerDecoder2

do shorter-path detection of SVP64 LD/ST bitreverse mode
needs to be very quick, because the entire decode path is to be MUXED

tidy up PowerOp and rename svp64 ldst decoder creater

add comment about perfcounters

get op always using function PowerDecoder.op_get
need to mux this when doing SVP64 bitrev LD/ST detection

add PowerOp.like function to be able to duplicate a PowerOp

add SVP64 alternative LDST decoder (unused so far)

only add SVP64 bitreverse mode for LDs at the moment. ST would need 4 operands
add RC to PowerDecoder
add create_decode_svp64
sort out Forms and Const names in enums

add SVP64 LD/ST "bitrev" alternative CSV

add sv bitrev "major" CSV table

add start of bit-reverse mode for LD/ST to SVP64 encode/decode

looks like spec error on maddhd etc. should be a comma rather than fullstop

add mul-add to list of instructions

add ASCII art example to int predicated SVP64

add VL and srcstep to ISACaller namespace

add SHL64 helper function

add bitrev to pywriter autogenerator

add bitrev function to be used in LD-ST-bitrev FFT/DCT

better ways to do sign-inversion (without multiply which rounds)
also fix FP unit tests

add sign-inversion argument to FPMUL/DIV helpers

add comments for SVP64 FP FFT/DCT

add FFT/DCT to titles

add SV FP arithmetic in "Overflow" mode for FFT/DCT +/-

use SHL64 function for shift because "<<" operator doesnt exist in
v3.0B pseudocode syntax

add in bitreverse function call into svfixedload

add RC and SVD/SVDS-Form to svfixedload

add svfixedload.mdwn at correct place

add SVD-Form and SVDS-Form, variants of fixedload for SVP64

128 regs added to simulator - works

sigh cannot add comments at end of SV lines in SVP64 asm yet

increase number of registers to 128 in pypowersim

set regfile in ISACaller equal to length of initial variables

add mapreduce "reverse gear" unit tests
add svp64 assembly mode "/mrr" - mapreduce reverse
add non-reverse mapreduce unit test as well (pascal triangle)

add mapreduce "reverse gear" to PowerDecoder2. gets the reg num to
swap direction instead of 0..VL-1 it is VL-1..0

add decode of "reverse gear" in SVP64 reduce mode

add "reverse-gear" mode to mapreduce in SVP64

add SV Context SPRs (SVCTX0-7)

add SVR-Form and associated fields

add four SVSHAPE SPRs for REMAP
https://libre-soc.org/openpower/sv/remap/

add SV "Context Propagation" Form

add SVP64REMAP Record
https://libre-soc.org/openpower/sv/remap/

shuffle comments

fix MP3 CODEC basic demo by using fmuls and fadds/fsubs not fmadds
now accurate to scalar version

sorted out order of FPMULADD32 helper, only have rounding errors now

add extra comments to mp3 svp64 codec assembler

fix fmadds/fmsubs FPMULADD32 helper

more code-comments in mp3 codec svp64 example

although unused read first sum from *dither_state

use addi where sv.addi is inappropriate (scalar values)
although later win and win2 will move to above 32.
looking for possible discrepancies in assembler code

reorder arguments to FPMULADD32 to match pseudocode

use fnmsubs instead of fmadds followed by fsubs

fnmadds and fnmsubs were inverted

ad fnmadd and fnmsubs to ISA pseudocode

reverting removal of tmpsum and tmpsum2, not using fmsubs
see http://lists.libre-soc.org/pipermail/libre-soc-dev/2021-June/003145.html

whoops forgot import

whoops still using DOUBLE(SINGLE(x)) rather than DOUBLE2SINGLE

remove predicate mask r30, no longer needed

no need for tmpsu or tmpsum2, fmadds if replaced with fmsubs does the job

use new sv.fmadds SVP64 instruction in MP3 CODEC assembler

fix sv_analysis.py for 3R-1W-CRo case, add fmadds/fmsubs and SVP64 tests

mark as possible bug, the fneg sum,sum

add fmadds and fmsubs to Power ISA pseudo-code, add unit test (scalar)

remove negate of sum for last value in SVP64 MP3 CODEC assembler

SVP64 mp3 assembler almost correct
lkcl@fizzy:~/src/libresoc/openpower-isa/media$ diff -u /tmp/x1 /tmp/x2
--- /tmp/x1     2021-06-15 15:51:06.016530558 +0100
+++ /tmp/x2     2021-06-15 15:51:16.816549772 +0100
@@ -2,7 +2,7 @@
 00000010  91 38 c2 aa b0 65 00 2a  ec 4d ea 2a c6 99 f3 ab  |.8...e.*.M.*....|
 00000020  5e 86 5c 2b c7 79 ce aa  05 b1 30 ab c2 b7 35 2c  |^.\+.y....0...5,|
 00000030  b2 48 35 ab 00 d8 91 2b  26 7e 6c 2b 52 c9 ac ac  |.H5....+&~l+R...|
-00000040  00 00 00 00 fc 57 cf 2c  61 ee ce ab 00 3a ff ab  |.....W.,a....:..|
+00000040  00 00 00 80 fc 57 cf 2c  61 ee ce ab 00 3a ff ab  |.....W.,a....:..|
 00000050  42 b6 f1 2b d2 49 08 ad  46 dd 5c 2c b9 f3 0d 2c  |B..+.I..F.\,...,|
 00000060  2c 2d b3 ac 8d 26 55 2d  ec 4d ea ac 0b 6c 08 ac  |,-...&U-.M...l..|
 00000070  2c a3 e6 2c 52 97 db ac  a8 7c 03 2d 1d b3 58 ac  |,..,R....|.-..X.|

add comments into mapreduce example

whoops overlap of fv0-2 with sum/2/tmp, move further up

sigh bug in setvl, temporarily setting to 7 not 8

nope, win = win2 + 31

guessing probably supposed to be 128 not 124