soc/intergration/builder: fix when no sdram

targets/sim: merge in a single class and ease configuration

Merge branch 'master' of github.com/enjoy-digital/litex

targets: replace MiniSoC with EthernetSoC

targets/sim: add EtherboneSoC target (allow accessing wishbone over in simulation with litex_server)

Merge pull request #101 from cr1901/icestorm-migen-pull

Icestorm Improvements

Pull in b2740d9 from Migen. nextpnr now default, write out build scripts on dry run.

bios/sdram: mode sdhw()

bios/sdram: add missing #ifdef

targets: self.pll_sys --> pll_sys

bios/sdram: show all read scans when failing.

cpu/lm32: re-enable multiplier/divider in minimal variant (does not seem to work correctly on hardware otherwise)

soc_sdram: update with litedram

Merge pull request #99 from cr1901/mk-copy-main-ram

Add COPY_TO_MAIN_RAM generated Makefile variable to distinguish systems with/without "main_ram" region.

Add COPY_TO_MAIN_RAM generated Makefile variable to distinguish systems with/without main_ram region.

Merge pull request #100 from cr1901/tinyprog-fix

lattice/programmer: Use --program-image option with tinyprog if addre…

soc_sdram: revert vivado l2 cache workaround (still seems to cause issues on some cases...)

targets: pass endianness to LiteEThMAC, tftp working with RISC-V, still need to fix txlen

lattice/programmer: Use --program-image option with tinyprog if address is given.

libnet/microudp: (WIP) fix endianness issues

Merge pull request #98 from jfng/fix_typo

fix typo and unused include

fix typo and unused include

cpu/minerva: add workaround on import until code is released

setup.py: create litex_sim exec to ease simulation

add Minerva support

litex_server: update pcie and remove bar_size parameter

Merge pull request #96 from cr1901/tinyfpga_bx

build/platforms: Add TinyFPGA BX board and programmer.

build/platforms: Add TinyFPGA BX board and programmer.

Merge pull request #95 from cr1901/lm32-lite

Add lm32 "lite" variant, remove mult/div from "minimal" and update compiler flags accordingly.

Add lm32 "lite" variant, remove mult/div from "minimal" and update compiler flags accordingly.

README: update

Merge pull request #94 from cr1901/nextpnr

lattice/icestorm: Add nextpnr pnr as alternate pnr tool.

lattice/icestorm: Add nextpnr pnr as alternate pnr tool.

Merge pull request #93 from phlipped/master

Fix URL for liteUSB

Fix URL for liteUSB

Merge pull request #91 from cr1901/ignore-fix

.gitignore: litex/build contains valid source, so exclude from .gitig…

Merge pull request #92 from cr1901/l2-gate

software/bios: Gate flush_l2_cache() if L2 Cache isn't present.

.gitignore: litex/build contains valid source, so exclude from .gitignore.

software/bios: Gate flush_l2_cache() if L2 Cache isn't present.

bios/sdram: improve/simplify read window selection

Compute a score for each window and select the best

sim: run as root only when needed (ethernet module present)

builder: change call to get_sdram_phy_c_header and also pass timing_settings

soc_sdram: cosmetic

soc_sdram: vivado is now able to implement the l2_cache correctly (tested with vivado 2017.2 and >)

soc_core: add cpu_endianness

builder: get_sdram_phy_header renamed to get_sdram_phy_c_header

soc_sdram: use new LiteDRAMWishbone2Native and port.data_width

vexriscv: update

soc/integration: move sdram_init to litedram

Vexriscv: update csr-defs.h

update Vexriscv

bios/sdram: changes to ease manual read window selection

litex_server: allow multiple clients to connect to the same server

cpu/lm32: add minimal variant with no i/d cache, pipelined barrel shifter and multiplier (useful to build SoC on small FPGAs like ice40)

bios/boot: flush all caches before running from ram

sim/verilator: catch ctrl-c on exit and revert default termios settings

cpu_interace: use riscv64-unknown-elf if available else riscv32-unknown-elf

bios/sdram: fix read_level_scan result

Merge pull request #86 from pgielda/patch-1

Fix generating csr.csv file

Fix generating csr.csv file

Fix generating csr.csv file when no absolute path is given.

soc/intergration/cpu_interface: typo

bios/main: use edata instead of erodata

picorv32: add reset signal

soc/software/bios: add reboot command

soc/integration/soc_core: add Controller with reset, scratch and bus_errors registers

soc/interconnect/wishbone: add Timeout to avoid stalling bus when not responding and generate error.

soc/cores/cpu: add reset signal

Merge pull request #81 from xobs/vexriscv-to-wishbone

Push Vexriscv debug directly on the Wishbone bus

tools: remove vexriscv_debug

This program is no longer needed.

The `openocd_vexriscv` package natively supports `etherbone`, and now
that the vexriscv debug module is available on Wishbone instead of as a
CSR, this module no longer works.

This change simplifies both tooling (because there is one fewer program
to run) and integration (because you don't need to modify your CSRs
anymore, just `register_mem()`.)

Signed-off-by: Sean Cross <sean@xobs.io>

vexriscv: reset wishbone bus on CPU reset

If the CPU is resetting during a Wishbone transfer, assert the ERR line.

Because the resetOut line is likely multiple cycles long, this should
give Wishbone enough time to finish its transfer, which will cause d.stb
and i.stb to go to 0, which will return d_err and i_err to 0.

Signed-off-by: Sean Cross <sean@xobs.io>

vexriscv: put debug bus directly on wishbone bus

By placing the VexRiscv debug bus on the Wishbone bus, the Etherbone
core can access 32-bit values directly from the core.  Additionally,
both reading and writing are supported without the need to do a SYNC
register as before.

Additionally, the address of the Wishbone bus won't move around anymore,
as it's fixed when doing `self.register_mem()`.

Signed-off-by: Sean Cross <sean@xobs.io>

add litex_setup script to clone and install Migen, LiteX and LiteX's cores

build/generic_platform: use list for sources instead of set

Ideally, we want to use an ordered set (to be able to keep compilation order), to avoid using an external package, we use a list.

bios/sdram: add ERR_DDRPH_BITSLIP constant and some cleanup

soc/integration/soc_sdram: add assertion on csr_data_width since BIOS only support SDRAM initialization for csr_data_width=8

setup.pu: fix exclude

boards/plarforms/genesys2: replace user_dip_sw with user_sw

boards/platforms/genesys2: add minimum HPC connectors to be able to test SATA, add programmer parameter

setup.py: exclude test, sim, doc directories

software/bios/linker: revert data section since required by RISC-V compiler

Merge pull request #80 from xobs/fix-vexriscv-csr-read

vexriscv_debug: use csr read()/write() accessors

vexriscv_debug: use csr read()/write() accessors

CSR access widths can be different from register widths.  8-bit
registers are common.

The runtime-generated `read()` and `write()` functions handle this
mapping correctly.  When direct register accesses are handled, this
mapping is lost.

Use the accessor functions rather than directly accessing the memory
addresses, so that we work on platforms other than 32-bit-wide.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/integration/sdram_init: use fixed burst_length for each memtype (even in 1:2, use BL8 for DDR3 since BL4 is not efficient)

targets/nexys_video: remove read leveling constants (now automatic)

targets/nexys4ddr: s7ddrphy now supports ddr2, working

bios/sdram: improve bitslip selection when window can't be optimal (not enough taps for a full window)

soc/cores/uart: rename UARTMultiplexer to RS232PHYMultiplexer. UARTMultiplexer now acts on serial signals (tx/rx)

soc_core: add csr_expose parameter to be able to expose csr bus (useful when design is integrated in another)

bios/sdram: improve read leveling (artix7 read-leveling is now done automatically at startup)

bios/sdram: fix compilation with no write leveling

Merge pull request #79 from xobs/fix-vexriscv-data-read

vexriscv: debug: fix reading DATA register

vexriscv: debug: fix reading DATA register

The REFRESH register accepts an 8-bit address and determines which
register to refresh.  Since there are only two addresses currently in
use, this register can be either 0x00 or 0x04.

A refactor replaced the compare with one that checked for any 0 bits.
Since both 0x00 and 0x04 have 0 bits, this check always evaluated as
true, causing the logic to always refresh the CORE register.

Replace this check with an explicit check for 0x00.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #78 from xobs/vexriscv_debug_bridge

Add Vexriscv debug bridge

setup: add vexriscv_debug to list of entrypoints

Add the vexriscv_debug program to the list of scripts created when
installing this module.  This program is a simple bridge that allows
openocd to talk to the vexriscv core so it can be debugged.

Signed-off-by: Sean Cross <sean@xobs.io>

tools: vexriscv_debug: add debug bridge

Add a bridge that uses litex_server to go from openocd to wishbone.

Signed-off-by: Sean Cross <sean@xobs.io>

cores/cpu/vexriscv: create variants: None and "debug", some cleanup

core/cpu/vexriscv/core: improve indentation

Merge pull request #77 from xobs/debug-vexriscv-enjoy

Enable support for vexriscv debugging

platforms/arty_s7: keep up to date with Migen

soc_core: uart: add a reset line to the UART

Enable resetting the UART by adding a ResetInserter to the UART.

The UART must be reset when resetting the softcore.

Signed-off-by: Sean Cross <sean@xobs.io>