uart: support async phys

uart.c: rx overflow fix and tx simplification

* fixes the clearing of the rx ringbuffer on rx-overflow
* removes tx_level and tx_cts by restricting the ringbuffer
  to at least one slot empty
* agnostic of the details of the tx irq: works for uarts that
  generate tx interrupts on !tx-full or on tx-empty.
* only rx_produce and tx_consume need to be volatile

bios: add romboot

When firmware is small enough, it can be interesting to run code from an embedded blockram memory (faster and not impacted by memory controller activity).
It can also be a fallback option in case boot from flash failed.
To use this, define ROM_BOOT_ADDRESS and initialize the blockram with the firmware data.

make.py: use sys.path.insert(0...) to allow external designs to have specific targets derived from a base target

misoclib/video/dvisampler: add fifo_depth parameter

wishbone2lasmi: fix "READ_DATA" state

tools/flterm.py: fix kernel-adr support

liteeth/core: add with_icmp parameter

use sets for leave_out

liteeth/core/mac: adapt depth on AsyncFIFOs according to phy (reduce ressource usage with MII phy)

liteeth: small logic optimizations on mac (eases timings on spartan6)

software/bios: call eth_mode only if we have an ethernet mac (we don't need to call it when we have a hardware UDP/IP stack)

bios: show memtest command in help

soc: support constants without value

libcompiler-rt: add fixdfdi

flterm.py: use serial_for_url

litesata/example_designs: fix core generation (RAID introduced some changes on the PHY)

Merge pull request #14 from olofk/misc_fixes

Misc fixes

litesata/test: Add missing dependency on scrambler in bist_tb

litesata/example_designs: Add missing clock in phy instantiation

liteeth/example_designs: use new Keep SynthesisDirective

software/bios/sdram: flush dcache and l2 in memtest (otherwise we are partially testing the cache)

pipistrello: run at 83+1/3 MHz, cleanup CRG

liteeth/software: fix wishbone bridge

liteeth/example_designs: add false path between clock domains (speed up implementation) and use automatic PHY detection

liteeth/core/arp: fix table timer (wait_timer adaptation issue)

liteeth/core/arp: fix missing MAC address in ARP reply

software/libbase/system: fix flush_l2_cache

soc/sdram: add L2_SIZE constant and avoid declaring an empty flush_l2_cache function when L2_SIZE is not defined

indentation

soc/sdram: add capability to share L2 cache in multi-CPU SoCs

sdram: use wishbone cache as L2 cache and add optional L2 cache to Minicon

litesata: use 200MHz clock and SATA3 (6.0Gb/s) on all example designs: working :)

litesata/phy/k7: apply AR# 63869 to keep CDR in hold during SATA link initialization

self.rxelecidle is already filtered so the "20 USRCLK cycles before setting RXCDRHOLD to 1'b0" are respected.

sdram: use new Migen Converter in Minicon frontend and small cleanup

sdram/phy: fix simphy memory usage

sdram: refactor minicon and fix issues with DDRx memories

- simplify code
- fix AddressSlicer
- manage write latency and write to precharge timings
- add odt/reset_n signals

spiflash: now using 64k sectors

spiflash: cleanup unnecessary parenthesis

litesata: more doc fixes

Merge branch 'master' of https://github.com/m-labs/misoc

Conflicts:
misoclib/mem/litesata/doc/source/docs/frontend/index.rst

litesata: doc fixes

liteata: fix spelling & mistakes in doc

litesata: rework frontend doc and add striping, mirroring

litesata: add mirroring

litesata/examples_designs: add striping

litesata/core/link: move buffer on CONTInserter (seems better for timings when set on sink)

liteusb/core/packet: fix missing ,

litesata: add striping module for use of multiple HDDs.

litesata: do some cleanup and prepare for RAID

cores: replace Timeout with new WaitTimer

uart: rename wishbone to bridge

uart: remove litescope dependency for UARTWishboneBridge and remove frontend

liteusb/frontend/dma: remove +4 to length for CRC (we'll do it in core)

liteusb/phy/ft245: rename "ftdi" clock domain to "usb"

litesata: fix packets figure in frontend doc

README: add note about submodules

litesata: add doc for frontend

litesata: cleanup README/doc

litesata: use (some) settings from vivado 2015.1, try to follow all ug476 recommendations to initialize GTX (...), remove automatic reset on top.

Works fine @ 3Gbps, still not working @6.0Gbps

spiflash: fix miso bitbang with large DQ

soc/sdram: Vivado 2015.1 still does not fix issue with L2 cache, update comment...

misoclib/cpu: merge git.py in identifier

liteusb: add simple example design with wishbone bridge and software to control it

rename shadow_address to shadow_base (more appropriate) and use | instead of + (as done in artiq)

liteeth/core/mac: minor cleanup

liteusb/frontend/wishbone: use new packetized mode (allow grouping response in a single packet)

litescope/frontend/wishbone: add support for packetized mode

liteusb/software/wishbone: optimize writes/reads (send a single packet for a command)

do more test with last changes fix small issues

liteeth: move mac to core

cores: avoid having too much directories when possible (for simple cores or cores contained in a single file)

use similar names for wishbone bridges and move wishbone drivers to [core]/software

targets/pipistrello: add flash sizes

litescope: add basic LiteScopeUSB2WishboneFTDIDriver (working but need to be optimized)

litescope: rename host directory to software (to be coherent with others cores)

liteusb: add basic wishbone frontend (We could also reuse Etherbone in the future)

litescope: fix missing source ack on LiteScopeWishboneBridge

litescope/bridge: create a generic wishbone bridge that can be used with different phys (the phy needs to provide a sink/source with 8bits data).

- we can now pass a phy to LiteScopeWishboneBridge
- LiteScopeUART2Wishbone is only a specific LiteScopeWishboneBridge
- UART mux is removed since complicated and no longer useful (we can now create easily virtual UART over Ethernet, USB or PCIe) or simply add another UART for debug.

litescope: use full name in io.py

targets/minispartan6: add USBSoC (working, should also be usable on pipistrello)

liteusb: refactor software (use python instead of libftdicom in C) and provide simple example.

small modifications to fastftdi.c are also done to select our interface (A or B) and mode (synchronous, asynchronous)

liteusb: continue refactoring (virtual UART and DMA working on minispartan6)

- rename ft2232h phy to ft245.
- make crc optional
- fix depacketizer
- refactor uart (it's now only a wrapper around standard UART)
- fix and update dma

com/uart: add tx and rx fifos.

Since ressource usage is low with default depth of 16 (implemented in RAM LUTs) we don't keep old behaviour.
Tested successfully with BIOS and flterm.

liteusb: add ft2232h_sync_tb

liteusb: add FT2232HPHYAsynchronous PHY (Minispartan6+, Pipistrello), needs more simulations and on-board tests

liteusb: continue refactoring and add core_tb (should be almost OK)

misoclib/com/uart: remove liteeth dependency (copy/paste error)

liteeth: use Migen's Packetizer/Depacketizer, remove generic and move etherbone/tty to frontend

litesata: cleanup link

Merge branch 'master' of https://github.com/m-labs/misoc

liteusb: begin refactoring and simplification (wip)

liteeth: use new Migen modules from actorlib (avoid duplications between cores)

litepcie: use new Migen modules from actorlib (avoid duplications between cores)

litesata: split hdd model (phy, link, transport, command & hdd) and update simulations

litesata: use new Migen modules from actorlib/packet.py (avoid duplications between cores)

litesata: remove icarus_workaround.patch (obsolete)

spiflash: use SoC defines, add write_to_flash function

liteeth: do MII/GMII detection in gateware for gmii_mii phy

liteeth/phy/gmii: add default value for pads_register