vendor.lattice_ecp5: revert default toolchain to Trellis.

This was unintentionally changed in 7fc1058e.

back.pysim: implement sim.add_clock(if_exists=True).

back.pysim: don't crash when trying to drive a nonexistent domain clock.

build.run: add BuildPlan.digest(), useful for caching.

vendor.lattice_ecp5: add Diamond support.

vendor: eliminate unnecessary LUT instantiation.

Fixes #165.

examples/basic/uart: document `divisor` parameter.

back.rtlil: print real parameters with maximum precision.

back.rtlil: add support for real (float) parameters on Instances.

Required for Xilinx MMCME2_BASE, etc.

vendor.xilinx_series7: use STARTUPE2, not STARTUPE3.

STARTUPE3 is for Ultrascale.

vendor.lattice_ice40: remove `--placer heap` default option.

It is not the place of nMigen to decide on this default, since both
SA and HeAP have valid uses that are not covered by the other.

vendor: style. NFC.

build.plat: remove TemplatedPlatform.unix_interpreter.

Vendor toolchains generally require far more workarounds than this,
and we already have a perfectly fine way of overriding templates.

back.pysim: allow coroutines as processes.

This is a somewhat obscure use case, but it is possible to use async
functions with pysim by carefully using @asyncio.coroutine. That is,
async functions can call back into pysim if they are declared in
a specific way:

  @asyncio.coroutine
  def do_something(self, value):
    yield self.reg.eq(value)

which may then be called from elsewhere with:

  async def test_case(self):
    await do_something(0x1234)

This approach is unfortunately limited in that async functions
cannot yield directly. It should likely be improved by using async
generators, but supporting coroutines in pysim is unobtrustive and
allows existing code that made use of this feature in oMigen to work.

test.test_examples: Convert pathlib-specific class to string.

subprocess.check_call iterates over its arguments to check for spaces
and tabs, and on Windows, the pathlib-specific WindowsPath is not
iterable.

back.verilog: parse output of `yosys -V`.

See #55.

Fix nmigen.__version__ to work on git-archive artifacts.

Fixes #137.

build.plat, hdl.ir: coordinate missing domain creation.

Platform.prepare() was completely broken after addition of local
clock domains, and only really worked before by a series of
accidents because there was a circular dependency between creation
of missing domains, fragment preparation, and insertion of pin
subfragments.

This commit untangles the dependency by adding a separate public
method Fragment.create_missing_domains(), used in build.plat.

It also makes DomainCollector consider both used and defined domains,
such that it will work on fragments before domain propagation, since
create_missing_domains() can be called by user code before prepare().

The fragment driving missing clock domain is not flattened anymore,
because flattening does not work well combined with local domains.

vendor.lattice_ice40: use a local clock domain in create_missing_domain().

lib.cdc: use a local clock domain in ResetSynchronizer.

This reverts commit 779f3ee906190b92e5a07e5adcd62b20213bb936.
This reverts commit 300d47ca2ebbabb31d2f191acf80c9b89659c4f0.
This reverts commit 9c54d0c061884317d1558de9f9be52d1ec8dea68.

README: fix typos.

hdl.cd: implement local clock domains.

Closes #175.

back.pysim: index domains by identity, not by name.

Changed in preparation for introducing local clock domains.

hdl.xfrm: lower resets in DomainLowerer as well.

Changed in preparation for introducing local clock domains.

Also makes elaboration about 15% faster.

hdl.xfrm: consider fragment's own domains in DomainLowerer.

Changed in preparation for introducing local clock domains.

formal→asserts

Closes #171.

tracer: fix typo.

Introduced in 62b3e366.

build.plat: do not prepare fragments twice.

Fixes #169.

back.{rtlil,verilog}: split convert_fragment() off convert().

Because Fragment.prepare is not (currently) idempotent, it is useful
to be able to avoid calling it when converting. Even if it is made
idempotent, it can be slow on large designs, so it is advantageous
regardless of that.

build.dsl: add conn argument to Connector.

compat.fhdl.decorators: avoid using deprecated NativeCEInserter.

hdl.xfrm: make deprecated CEInserter more well-behaved.

hdl.ast: implement Initial.

This is the last remaining part for first-class formal support.

hdl.xfrm: sample cache should be per-fragment.

hdl.xfrm: CEInserter→EnableInserter.

Fixes #166.

hdl.ast: hash-cons ValueKey.

This speeds up elaboration by ~10%.

tracer: use sys._getframe directly.

This speeds up elaboration by ~30-40%.

compat.fhdl.decorators: port from oMigen.

compat.fhdl.module: fix finalization of transformed compat submodules.

Before this commit, the TransformedElaboratable of a CompatModule
would be ignored, and .get_fragment() would be used to retrieve
the CompatModule within.

After this commit, the finalization process is reworked to match
oMigen's finalization closely, and all submodules, native and compat,
are added in the same way that preserves applied transforms.

vendor.lattice_ice40: add iCE5LP2K support.

vendor.lattice_ice40: add iCE40UP3K support.

vendor.lattice_ice40: add iCE5LP1K support.

vendor.xilinx_{spartan_3_6,7series}: reconsider default reset logic.

On Xilinx devices, flip-flops are reset to their initial state with
an internal global reset network, but this network is deasserted
asynchronously to user clocks. Use BUFGCE and STARTUP to hold default
clock low until after GWE is deasserted.

vendor.xilinx_spartan_3_6: reconsider bitgen defaults.

Previously changed in 27063a3b.

I haven't realized the .bin file is the same as the .bit file without
a small header. That means generating it is free and it's just easier
to let programming tools to be able to always rely on its existence.

vendor.xilinx_spartan_3_6: set bitgen defaults to `-g Binary:Yes -g Compress`.

  * `-g Binary:Yes` should be overridable.
  * `-g Compress` is a good default.

vendor.xilinx_spartan_3_6: always use -w for map/par/bitgen.

-w stands for "override output file", and supplying user options
should not remove it.

vendor.xilinx_spartan_3_6: do not use retiming by default.

This was added in b404d603, probably by mistake, and is certainly
wrong given that we do not (yet) correctly mark CDC FFs.

vendor.xilinx_spartan_3_6: force use of bash on UNIX.

build.plat: allow selecting a specific UNIX shell interpreter.

Mostly because vendor tools have bashisms.

vendor.lattice_ice40: avoid routing conflicts with SDR/DDR input pins.

back.rtlil: use a dummy wire, not 'x, when assigning to shorter LHS.

Using 'x is legal RTLIL, in theory, but in practice it crashes Yosys
and when it doesn't, it causes Yosys to produce invalid Verilog.
Using a dummy wire is always safe and is not a major readability
issue as this is a rare corner case.

(It is not trivial to shorten the RHS in this case, because during
expansion of an ArrayProxy, match_shape() could be called in
a context far from the RHS handling logic.)

back.rtlil: actually match shape of left hand side.

This comes up in code such as:
  Array([Signal(1), Signal(8)]).eq(Const(0, 8))

vendor.lattice_ice40: add missing signal indexing.

build.run: use keyword-only arguments where appropriate.

compat.fhdl.specials: track changes in build.plat.

hdl.dsl: reword m.If(~True) warning to be more clear.

Before this commit, it only suggested one thing (silencing it) and
that's wrong almost all of the time, so suggest the right thing
instead.

build.plat,vendor: automatically create sync domain from default_clk.

But only if it is not defined by the programmer.

Closes #57.

hdl.ir: allow adding more than one domain in missing domain callback.

This is useful for injecting complex power-on reset logic.

hdl.ir: don't expose as ports missing domains added via elaboratables.

The elaboratable is already likely driving the clk/rst signals in
some way appropriate for the platform; if we expose them as ports
nevertheless it will cause problems downstream.

build.plat: add default_rst, to be used with default_clk.

build.plat: add default_clk{,_constraint,_frequency}.

This is the equivalent of oMigen's default_clk and default_clk_period
except the period is taken from the resource.

hdl.ir: allow returning elaboratables from missing domain callback.

This allows e.g. injecting a clock/reset generator in platform build
code on demand (i.e. if the domain is not instantiated manually).

See #57.

hdl.ir: raise DomainError if a domain is used but not defined.

Before this commit, a KeyError would be raised elsewhere in guts of
hdl.ir, which is not helpful.

hdl.ir: call back from Fragment.prepare if a clock domain is missing.

See #57.

hdl.dsl: warn on suspicious statements like `m.If(~True):`.

This pattern usually produces an extremely hard to notice bug that
will usually break a design when it is triggered, but will also be
hidden unless the pathological value of a boolean switch is used.

Fixes #159.

Improve test added in 29fee01f to not leak warnings.

back.rtlil: fix sim-synth mismatch with assigns following switches.

Closes #155.

hdl.ast: fix typo.

hdl.ast: deprecate Value.part, add Value.{bit,word}_select.

Fixes #148.

hdl.ast, back.rtlil: add source locations to anonymous wires.

This might help with propagation of locations through optimizer
passes, since not all of them take care to preserve cells at all,
but usually wires stay intact when possible.

Also fixes incorrect source location on value.part().

hdl.ir: warn if .elaborate() returns None.

Fixes #164.

hdl.xfrm: handle mem.{Read,Write}Port in CEInserter.

Fixes #154.

vendor: don't emit duplicate iobuf submodule names.

These are no longer allowed after commit 698b005.

hdl.dsl: add getters to m.submodules.

lib.fifo: fix typo.

Pin: Add extra hierarchy level for name derivation

build.run: Ensure batch script returns proper error code.

back.pysim: correctly add gtkwave traces for signals with decoders.

build.dsl: Add optional name_suffix to Resource.family.

back.pysim: avoid malformed VCD files when a decoder uses tabs.

hdl.ir: make UnusedElaboratable a real warning.

Before this commit, it was a print statement, and therefore, command
interpreter options like -Wignore did not affect it. There is no API
to access the warning filter list, so it was turned into a real
warning; and further, since Python 3.6, tracemalloc can be used
as a standard method to display traceback to allocation site instead
of the ad-hoc traceback logic that was used in Elaboratable before.

back.rtlil: add decodings to cases when switching on a signal.

Fixes #134.

back.verilog: run proc_prune for much cleaner output.

This is a very new Yosys feature, and will require a Yosys build
newer than YosysHQ/yosys@44bcb7a1.

hdl.{ast,dsl},back.rtlil: track source locations for switch cases.

This is a very new Yosys feature, and will require a Yosys build
newer than YosysHQ/yosys@93bc5aff.

tracer: add PyPy support to get_var_name().

Fixes #141.

build.dsl: add Resource.family abstraction.

build.{dsl,res}: allow platform-dependent attributes using callables.

Fixes #132.

hdl.rec: respect modifications to signals in Record.like().

Fixes #126.

back.rtlil: don't name-prefix signals connected to instance ports.

This gives particularly pathological results on IO buffers, like:
  connect \D_OUT_0 \user_led_0_user_led_0__o

Since subfragment signals are name-prefixed because this works well
for signals propagated upwards across hierarchy, this is never
desirable for instances.

build.{dsl,res}: allow removing attributes from subsignals.

This is useful when most attributes in a large composite resource
are the same, but a few signals are different, and also when building
abstractions around resources.

Fixes #128.

build.dsl: allow assertions on subsignal widths.

This is useful when building abstractions around resources where
the pin names are user-specified.

Fixes #129.

hdl.{ast,cd,dsl,xfrm}: reject inappropriately used comb domain.

Fixes #125.

test: fix Travis.

test: generate examples to verilog as part of unit tests.

This is to make sure 806a62c2 doesn't happen again.

examples/basic/ctr_ce: fix outdated syntax.

compat.genlib.fsm: fix after commit dac62754.

hdl.xfrm: don't overwrite source locations on ClockDomain signals.

On the sample of examples/basic/*.py, there are no remaining
incorrectly inferred locations.

hdl.{dsl,mem,xfrm}: inject appropriate source locations.

This primarily fixes the problem with source location precision in
Module (which used to trace locations from __exit__ of the context
managers, by which point everything interesting has been lost), but
also improves memory port and control inserter source locations.

On the sample of examples/basic/*.py, the only incorrectly inferred
remaining location is clk pointing to hdl/mem.py:166.

back.rtlil: ignore empty source locations.

This was a bug introduced during refactoring in 2492f490.

hdl.ast: use keyword-only arguments as appropriate.

As a motivation/related refactor, make sure each AST node exposes
src_loc_at in the constructor.