Merge pull request #1574 from YosysHQ/eddie/xilinx_lutram

xilinx: add LUTRAM rules for RAM32M, RAM64M

Merge pull request #1521 from dh73/diego/memattr

Adding support for Xilinx memory attribute 'block' in single port mode.

Enforce non-existence

Update doc

Add another test

More sloppiness, thanks @dh73 for spotting

Accidentally commented out tests

Add unconditional match blocks for force RAM

Oops

Merge blockram tests

Update xc7/xcu bram rules

Implement 'attributes' grammar

Merge branch 'diego/memattr' of https://github.com/dh73/yosys into diego/memattr

Merge branch 'eddie/xilinx_lutram' of github.com:YosysHQ/yosys into eddie/xilinx_lutram

Populate DID/DOD even if unused

Rename *RAM{32,64}M rules to RAM{32X2,64X1}Q

Fixing compiler warning/issues. Moving test script to the correct place

Removing fixed attribute value to !ramstyle rules

Merging attribute rules into a single match block; Adding tests

Merge pull request #1575 from rodrigomelo9/master

Fixed some missing "verilog_" in documentation

Merge pull request #1577 from gromero/for-yosys

manual: Fix text in Abstract section

Merge pull request #1578 from noopwafel/eqneq-debug

Fix opt_expr.eqneq.cmpzero debug print

Fix opt_expr.eqneq.cmpzero debug print

Refactoring memory attribute matching based on IEEE 1364.1 and Tool specific

Merge pull request #1533 from dh73/bram_xilinx

Adjust Xilinx xc7/xcu BRAM min bits threshold for RAMB18E1

Disable RAM16X1D test

Disable RAM16X1D match rule; carry-over from LUT4 arches

RAM64M8 to also have [5:0] for address

Renaming BRAM memory tests for the sake of uniformity

Fixed some missing "verilog_" in documentation

Remove extraneous synth_xilinx call

Add tests for these new models

Add RAM32X6SDP and RAM64X3SDP modes

Fix RAM64M model to have 6 bit address bus

Add #1460 testcase

Add memory rules for RAM16X1D, RAM32M, RAM64M

Rename memory tests to lutram, add more xilinx tests

Fixing citation in xc7_xcu_brams.txt file. Fixing RAMB36E1 test.

abc9_map.v: fix Xilinx LUTRAM

Adding a note (TODO) in the memory_params.ys check file

Updating RAMB36E1 thresholds. Adding test for both RAMB18E1/RAMB36E1

Merge https://github.com/YosysHQ/yosys into bram_xilinx

Update README.md :: abc_ -> abc9_

Fix bitwidth mismatch; suppresses iverilog warning

manual: Fix text in Abstract section

Merge pull request #1564 from ZirconiumX/intel_housekeeping

Intel housekeeping

synth_intel: a10gx -> arria10gx

synth_intel: cyclone10 -> cyclone10lp

Merge pull request #1545 from YosysHQ/eddie/ice40_wrapcarry_attr

Preserve SB_CARRY name and attributes when using $__ICE40_CARRY_WRAPPER

ice40_opt to restore attributes/name when unwrapping

ice40_wrapcarry -unwrap to preserve 'src' attribute

unmap $__ICE40_CARRY_WRAPPER in test

-unwrap to create $lut not SB_LUT4 for opt_lut

Sensitive to direct inst of $__ICE40_CARRY_WRAPPER; recreate SB_LUT4

ice40_wrapcarry to really preserve attributes via -unwrap option

Merge pull request #1555 from antmicro/fix-macc-xilinx-test

tests: arch: xilinx: Change order of arguments in macc.sh

Drop keep=0 attributes on SB_CARRY

tests: arch: xilinx: Change order of arguments in macc.sh

Merge pull request #1551 from whitequark/manual-cell-operands

Clarify semantics of comb cells, in particular shifts

Merge SB_CARRY+SB_LUT4's attributes when creating $__ICE40_CARRY_WRAPPER

Add WIP test for unwrapping $__ICE40_CARRY_WRAPPER

kernel: require \B_SIGNED=0 on $shl, $sshl, $shr, $sshr.

Before this commit, these cells would accept any \B_SIGNED and in
case of \B_SIGNED=1, would still treat the \B input as unsigned.

Also fix the Verilog frontend to never emit such constructs.

manual: document behavior of many comb cells more precisely.

xilinx: Add tristate buffer mapping. (#1528)

Fixes #1225.

iopadmap: Refactor and fix tristate buffer mapping. (#1527)

The previous code for rerouting wires when inserting tristate buffers
was overcomplicated and didn't handle all cases correctly (in
particular, only cell connections were rewired — internal connections
were not).

xilinx: Add models for LUTRAM cells. (#1537)

Check SB_CARRY name also preserved

$__ICE40_CARRY_WRAPPER to use _TECHMAP_REPLACE_ for SB_CARRY to preserve

name and attr

ice40_opt to ignore (* keep *) -ed cells

ice40_wrapcarry to preserve SB_CARRY's attributes

Add testcase

Merge pull request #1524 from pepijndevos/gowindffinit

Gowin: add and test DFF init values

update test

Use -match-init to not synth contradicting init values

Merge pull request #1542 from YosysHQ/dave/abc9-loop-fix

abc9: Fix breaking of SCCs

Merge pull request #1539 from YosysHQ/mwk/ilang-bounds-check

read_ilang: do bounds checking on bit indices

abc9: Fix breaking of SCCs

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1540 from YosysHQ/mwk/xilinx-bufpll

xilinx: Add missing blackbox cell for BUFPLL.

xilinx: Add missing blackbox cell for BUFPLL.

Revert "Fold loop"

This reverts commit a30d5e1cc35791a98b2269c5e587c566fe8b0a35.

read_ilang: do bounds checking on bit indices

Adjusting Vivado's BRAM min bits threshold for RAMB18E1

Merge pull request #1536 from YosysHQ/eddie/xilinx_dsp_muladd

xilinx_dsp: consider sign and zero-extension when packing post-multiplier adder

Merge pull request #1501 from YosysHQ/dave/mem_copy_attr

memory_collect: Copy attr from RTLIL::Memory to  cell

Merge pull request #1534 from YosysHQ/mwk/opt_share-fix

opt_share: Fix handling of fine cells.

Merge pull request #1535 from YosysHQ/eddie/write_xaiger_improve

write_xaiger improvements

No need for -abc9

opt_share: Fix handling of fine cells.

Fixes #1525.

latch -> box

Add citation

Check for either sign or zero extension for postAdd packing

Remove notes

Fold loop

Do not sigmap keep bits inside write_xaiger

xaiger: do not promote output wires

Add testcase derived from fastfir_dynamictaps benchmark

xilinx: Add simulation models for IOBUF and OBUFT.

clkbufmap: Add support for inverters in clock path.

xilinx: Use INV instead of LUT1 when applicable

attempt to fix formatting