soc/cores/clock: create specific S7IDELAYCTRL module

soc/cores/clock: add S7MMCM support

soc/cores/clocks/S7PLL: add speedgrade support, default to -1 (slowest)

targets/arty: use new clock abstraction module (compile, untested on board)

soc/cores: init clock abstraction module

Distinguish crt0 variants more clearly, update BIOS to use CTR variant (as it has no .data section).

integration/builder: Create EXECUTE_IN_PLACE Makefile variable to complement COPY_TO_MAIN_RAM.

integration/builder: Add LiteX define to generated variables (to distinguish MiSoC and LiteX).

sim/verilator: add multithread support (default=1)

soc_core: use cpu instead of cpu_or_bridge internally (keep retro-compat for now)

boards/targets: uniformize things between targets

soc_core/get_mem_data: add endianness support and use it in builder/initialize_rom to avoid duplication

cores/cpu: add software informations to cpu and simplify cpu_interface

boards/plarforms: fix issues found while testing simple design on all platforms

test/test_targets: test simple design with all platforms

soc_core: add uart-stub argument

setup.py: add litex_simple exec (to ease building simple design)

test/test_targets: update and reorganize targets

ease RemoteClient import

Merge pull request #108 from xobs/use-csr-accessors

Use csr accessors when generating `csr.h`

csr: use external csr_readl()/csr_writel() if present

If the variable CSR_ACCESSORS_DEFINED is set, then use external
csr_readl() and csr_writel() instead of locally-generated inline
functions.

With this patch, csr.h can be used with etherbone.h and litex_server to
prototype drivers remotely.

Signed-off-by: Sean Cross <sean@xobs.io>

csr: use readl()/writel() accessors for accessing mmio

Instead of directly dereferencing pointers, use variants on readl()/writel().
This way we can replace these functions with others for remote access
when writing drivers and code outside of the litex environment.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #106 from cr1901/data-crt0

libbase/crt0-lm32.S: Add provisions for loading .data from flash.

libbase/crt0-lm32.S: Add provisions for loading .data from flash.

:100644 100644 e0cd7153 34428845 M litex/soc/software/libbase/crt0-lm32.S

README: add migen/litex clarification

targets/sim: generate analyzer.csv

targets/sim: generate csr.csv

targets/sim: add rom-init

targets/sim: add ram-init param to allow initializing ram from file (faster than tftp)

integration/soc_core: add get_mem_data function to read memory content from file

soc/intergration/builder: fix when no sdram

targets/sim: merge in a single class and ease configuration

Merge branch 'master' of github.com/enjoy-digital/litex

targets: replace MiniSoC with EthernetSoC

targets/sim: add EtherboneSoC target (allow accessing wishbone over in simulation with litex_server)

Merge pull request #101 from cr1901/icestorm-migen-pull

Icestorm Improvements

Pull in b2740d9 from Migen. nextpnr now default, write out build scripts on dry run.

bios/sdram: mode sdhw()

bios/sdram: add missing #ifdef

targets: self.pll_sys --> pll_sys

bios/sdram: show all read scans when failing.

cpu/lm32: re-enable multiplier/divider in minimal variant (does not seem to work correctly on hardware otherwise)

soc_sdram: update with litedram

Merge pull request #99 from cr1901/mk-copy-main-ram

Add COPY_TO_MAIN_RAM generated Makefile variable to distinguish systems with/without "main_ram" region.

Add COPY_TO_MAIN_RAM generated Makefile variable to distinguish systems with/without main_ram region.

Merge pull request #100 from cr1901/tinyprog-fix

lattice/programmer: Use --program-image option with tinyprog if addre…

soc_sdram: revert vivado l2 cache workaround (still seems to cause issues on some cases...)

targets: pass endianness to LiteEThMAC, tftp working with RISC-V, still need to fix txlen

lattice/programmer: Use --program-image option with tinyprog if address is given.

libnet/microudp: (WIP) fix endianness issues

Merge pull request #98 from jfng/fix_typo

fix typo and unused include

fix typo and unused include

cpu/minerva: add workaround on import until code is released

setup.py: create litex_sim exec to ease simulation

add Minerva support

litex_server: update pcie and remove bar_size parameter

Merge pull request #96 from cr1901/tinyfpga_bx

build/platforms: Add TinyFPGA BX board and programmer.

build/platforms: Add TinyFPGA BX board and programmer.

Merge pull request #95 from cr1901/lm32-lite

Add lm32 "lite" variant, remove mult/div from "minimal" and update compiler flags accordingly.

Add lm32 "lite" variant, remove mult/div from "minimal" and update compiler flags accordingly.

README: update

Merge pull request #94 from cr1901/nextpnr

lattice/icestorm: Add nextpnr pnr as alternate pnr tool.

lattice/icestorm: Add nextpnr pnr as alternate pnr tool.

Merge pull request #93 from phlipped/master

Fix URL for liteUSB

Fix URL for liteUSB

Merge pull request #91 from cr1901/ignore-fix

.gitignore: litex/build contains valid source, so exclude from .gitig…

Merge pull request #92 from cr1901/l2-gate

software/bios: Gate flush_l2_cache() if L2 Cache isn't present.

.gitignore: litex/build contains valid source, so exclude from .gitignore.

software/bios: Gate flush_l2_cache() if L2 Cache isn't present.

bios/sdram: improve/simplify read window selection

Compute a score for each window and select the best

sim: run as root only when needed (ethernet module present)

builder: change call to get_sdram_phy_c_header and also pass timing_settings

soc_sdram: cosmetic

soc_sdram: vivado is now able to implement the l2_cache correctly (tested with vivado 2017.2 and >)

soc_core: add cpu_endianness

builder: get_sdram_phy_header renamed to get_sdram_phy_c_header

soc_sdram: use new LiteDRAMWishbone2Native and port.data_width

vexriscv: update

soc/integration: move sdram_init to litedram

Vexriscv: update csr-defs.h

update Vexriscv

bios/sdram: changes to ease manual read window selection

litex_server: allow multiple clients to connect to the same server

cpu/lm32: add minimal variant with no i/d cache, pipelined barrel shifter and multiplier (useful to build SoC on small FPGAs like ice40)

bios/boot: flush all caches before running from ram

sim/verilator: catch ctrl-c on exit and revert default termios settings

cpu_interace: use riscv64-unknown-elf if available else riscv32-unknown-elf

bios/sdram: fix read_level_scan result

Merge pull request #86 from pgielda/patch-1

Fix generating csr.csv file

Fix generating csr.csv file

Fix generating csr.csv file when no absolute path is given.

soc/intergration/cpu_interface: typo

bios/main: use edata instead of erodata

picorv32: add reset signal

soc/software/bios: add reboot command

soc/integration/soc_core: add Controller with reset, scratch and bus_errors registers

soc/interconnect/wishbone: add Timeout to avoid stalling bus when not responding and generate error.

soc/cores/cpu: add reset signal

Merge pull request #81 from xobs/vexriscv-to-wishbone

Push Vexriscv debug directly on the Wishbone bus

tools: remove vexriscv_debug

This program is no longer needed.

The `openocd_vexriscv` package natively supports `etherbone`, and now
that the vexriscv debug module is available on Wishbone instead of as a
CSR, this module no longer works.

This change simplifies both tooling (because there is one fewer program
to run) and integration (because you don't need to modify your CSRs
anymore, just `register_mem()`.)

Signed-off-by: Sean Cross <sean@xobs.io>

vexriscv: reset wishbone bus on CPU reset

If the CPU is resetting during a Wishbone transfer, assert the ERR line.

Because the resetOut line is likely multiple cycles long, this should
give Wishbone enough time to finish its transfer, which will cause d.stb
and i.stb to go to 0, which will return d_err and i_err to 0.

Signed-off-by: Sean Cross <sean@xobs.io>