Merge branch 'master' of github.com:cliffordwolf/yosys

Removed dangling ';' in rtlil.h

Added ice40_ffinit pass

Added PRIM_DLATCHRS support to verific front-end

Fixed WE/RE usage in iCE40 BRAM mapping

Fixed handling of re-declarations of wires in tasks and functions

Added torder command

Fixed performance bug in Verific importer

Changes for Verific 3.16_484_32_151112

Link to vlsitechnology.org for liberty files

More bugfixes in handling of parameters in tasks and functions

Fixed handling of parameters and localparams in functions

Added "abc -g"

Merge pull request #97 from zeldin/master

Fix a segfault in dffinit when the value has too few bits

Fix a segfault in dffinit when the value has too few bits

The code was already trying to add the required number of bits, but
fell one short of the mark.

Added "singleton" pass

Fixed iCE40 SB_IO OUTPUT_ENABLE vs. outena_q handling

Bugfix in mapping $tribuf to $_TBUF_

Bugfix in memory_dff

Improvements in wreduce

Bugfix in Xilinx LUT mapping

Improved SigMap performance

Improvements in new SigMap

Use mfp<> in equiv_mark

Removed old SigMap implementation

Added hashlib::mfp and new SigMap

Improvements in equiv_struct

Major refactoring of equiv_struct

Import more std:: stuff into Yosys namespace

Added "equiv_add -cell"

equiv_struct now creates equiv_merged attributes

Improvements in equiv_struct

renamed SigSpec::to_single_sigbit() to SigSpec::as_bit(), added is_bit()

improvement in "stat"

Fixed driver conflict handling (various cmds)

equiv_purge bugfix, using SigChunk in Yosys namespace

Fixed handling of driver-driver conflicts in wreduce

Added equiv_mark command

Disabled "Skipping blackbox module" msg in show command

Added support for ":" as comment symbol after ;-parsing

Also merge $equiv cells in equiv_struct

Improvements in equiv_struct

Added equiv_purge

Added equiv_struct command

Improved inout handling in equiv_make

Progress on cell help messages

Progress on cell help messages

Progress in yosys-smtbmc

Fixed bug in verilog parser

Improvements in yosys-smtbmc

Bugfixes in handling of "keep" attribute on wires

More "yosys-smtbmc -c" fixes

Fixed yosys-smtbmc -c

Added "prep" command

Added more cell descriptions

Added first help messages for cell types

Added yosys-smtbmc copyright

Improvements in yosys-smtbmc

Added yosys-smtbmc

Implemented smtbmc.py -i

Added smtbmc.py

Added write_smt2 -wires

Added examples/ top-level directory

SystemVerilog also has assume(), added implicit -D FORMAL

Merge branch 'master' of https://github.com/rubund/yosys

Fixed "flatten" for unconnected inout ports

Use DESTDIR as defined in https://gnu.org/prep/standards/html_node/DESTDIR.html

This is needed for painless packaging of yosys

Use LDFLAGS, CXXFLAGS and CPPFLAGS from the environment when building

Added support for "parameter" and "localparam" in global context

Fixed complexity of assigning to vectors in constant functions

Fixed detection of unconditional $readmem[hb]

Added edgetypes command

Some cleanups in qwp

Added "test_cell -noeval"

Added wreduce $mul support and fixed signed $mul opt_const bug

Bugfix in bram read-enable code

Bugfixes in $readmem[hb]

Bugfixes in writing of memories as Verilog

Fixed segfault in AstNode::asReal

Added read-enable to memory model

Added pivoting to qwp solver

Improved qwp performance

Added statistics summary to "qwp"

Fixed memory_bram for ROMs in BRAMs with write-enable inputs

Fixed AstNode::mkconst_bits() segfault on zero-sized constant

Added read_verilog -nodpi

Bugfix in handling of multi-dimensional memories

Warning for $display/$write outside initial block

Fixed support for $write system task

Fixed detection of "task foo(bar);" syntax error

Fixed multi-level prefix resolving

Fixed segfault on invalid verilog constant 1'b_

Fixed emcc build

Do not detect fsm state registers with init attribute

Bugfix in "qwp" pass

Improvements and fixes in "qwp" pass

Added "qwp -dump"

Added "qwp" command

Improvements to $display system task

Added nlutmap