liteeth: pep8 (E225)

liteeth: pep8 (E222)

liteeth: pep8 (E401)

liteeth: pep8 (E203)

liteeth: pep8 (E231)

liteeth: pep8 (E201)

liteeth: pep8 (E302)

liteeth: pep8 (replace tabs with spaces)

liteeth/phy/gmii: fix clock generation for mii mode (clock_pads.tx is an input)

microudp.c: add #ifdef on ethmode (bios generation for gmii or mii was broken)

liteeth/phy/gmii_mii: add pads registers in RX

liteeth/phy/gmii_mii: avoid doubling pads register on TX

liteeth/phy/__init__.py: add more comments

microudp: fix if (

liteeth/phy/gmii_mii: add clock counter and use it in bios to select mode

liteeth/phy: add GMII/MII phy
for now swicth is manual, we will need a clk counter to allow software or logic to automatically switch between GMII and MII

liteeth/phy/mii: simplify LiteEthPHYMIIRX using Converter

liteeth/phy/mii: simplify LiteEthPHYMIITX using Converter

liteeth/phy/mii: assign tx_er only if exists (as it's done on GMII)

liteeth/phy/mii: allow use of MII phy on GMII/MII chips that do not have phy clock provided by the FPGA (tested on KC705)

timer: revert prescaler (we will in fact use a software prescaler for uIP)

timer: add prescaler

s6ddrphy: redo phase_sel, get rid of CLOCK_DEDICATED_ROUTE

liteeth: adapt to new ModuleTransformer

litesata: update build core target generation

lite*: finish ModuleTransformer adaptations (need to be tested on board)

soc,cpuif: support user defined constants

make: add target in build names

soc: use new ModuleTransformer API

lite*: adapt to new ModuleTransformer semantics

NOTE: There is loads of duplicated code between the lite*
modules that should be shared.

soc/cpuif: fix CSR base generation for memories (name is already fullname)

soc: add memory.name_override to name when adding csrbankarray.srams to csr_regions

use str.format

software/common.mak: fix alignment in quiet output

soc/cpuif: fix get_csr_header when obj is Memory (thanks ccube)

make.py: use os.path.join

crt0-or1k: clean up indentation

remove use of _r prefix on CSRs

move gpio from cpu.peripherals to com

libbase: implement flush_l2_cache for or1k

minor cleanups

Merge branch 'master' of github.com:m-labs/misoc

adapt LiteSATA to new SoC

adapt LiteEth to new SoC

adapt LiteScope to new SoC

soc/sdram: fix do_finalize

soc: use set

soc: simplify integrated memory parameters

soc/sdram: minor cleanup

litesata: adapt to new SoC API

soc: remove cpu_boot_file argument

soc: remove cpu_or_bridge and with_cpu arguments

soc: retrieve csr and memory regions using methods

soc: use add_wb_master function

soc: simplify/fix csr busword

soc: remove unnecessary imports

soc: improve memory region conflict check

soc: remove ns function

sdram: remove redundant with_l2 parameter (equivalent to l2_size != 0)

soc: limit main_ram_size to 256MB (we should modify mem_map to allow larger memories, this was the probably ARTIQ runtime issue....!!)

soc: simplify main_ram_size computation and share it between LASMIcon and Minicon

sdram/module: fix MT8JTF12864, rowbits is 14 and not 16.... (16 was used from the beginning, but it does not fix the runtime issue)

sdram/phy/simphy: OK with DDR3

sdram/phy/simphy: expose settings to user and test with DDR/LPDDR/DDR2

sdram/core/lasmicon: add enabled parameter to refresher (for some simulations we need to disable it)

sdram/module: clean up tREFI. (use 64ms/8k or 4k)

Merge branch 'master' of https://github.com/m-labs/misoc

pipistrello: add por reset counter

* this is a temporary fix that should be removed once the
combination of bitstream-in-flash, mor1kx, bios-in-flash works

software/bios/sdram: small clean up

software/bios/sdram: for now desactivate random on address test since it seems to trigger a L2 cache or LASMIcon bug on at least de0nano/minispartan6

Memtest sometimes reports 1 or 2 errors with de0nano/minispartan6 on this new test when used with LASMICON. Minicon seems fine. We will have to investigate on this issue.

software/bios/sdram: add random addressing to memtest

testing memories with linear access is not good enough. Adding random addressing allow us to detect more eventual issues on our L2 cache or SDRAM controller.

targets: revert use of integers in clocks/timings

sdram: remove nbits from modules and databits from GeomSettings

software/bios/sdram: make seed_to_data static

sdram/phy/simphy: remove use of iter

sdram/phy: add simphy (software memtest OK in simulation with MT48LC4M16)

software/bios/sdram: select the type of data we want to generate for memtest with TEST_RANDOM_DATA (debugging hardware is easier with a simple counter)

software/memtest: remove Mixxeo/M1 hardcoded values in bandwidth computation

sofware/memtest: use MAIN_RAM_SIZE from mem.h

tools/flterm.py: small clean up

libcompiler-rt: add ucmpdi2.o

sofware/memtest: update bandwidth registers

sdram/core/lasmicon: automatically insert bandwidth module when with_memtest is True

sdram: pass module as phy parameter, define memtype in modules and only keep phy parameter in register_sdram_phy

sdram: use names that are more explicit for bank_a, row_a,...: bankbits, rowbits, .... Add databits to GeomSettings.

tools: add minimal flterm.py (basic flterm.c clone with kernel loading for now)
flterm.c is not portable, we need a portable alternative. Once flterm.py will support all flterm features, it will be possible to remove flterm.c.

linker-sdram.ld: sdram mem region is now called main_ram

liteusb: give more generic names to modules: FtdiXXX becomes LiteUSBXXX, move PHY outside of core (builds on minispartan6)

liteusb: make oe_n optional on ft2232h phy

liteusb: fix imports

targets: add minispartan6 (SDRAM working)

sdram/module: fix tREFI on AS4C16M16

targets: pipistrello/ppro, fix stupid mistake 10ex --> 1ex...

targets: fix CLKIN1_PERIOD on ppro and pipistrello

sdram: pass sdram_controller_settings to SDRAMSoC

sdram: simplify the way we pass settings to controller and rename ramcon_type to sdram_controller_type (more explicit)

rename sdram mapping to main_ram

misoclib/soc: add _integrated_ to cpu options to avoid confusion

software/bios/memtest: add data bus test (0xAAAAAAAA, 0x55555555) on a small portion of the test zone.
we now need to add another random addressing test to avoid linear access on L2 cache

sdram/module: add tREFI uniformization to TODO