Run muxpack and muxcover in synth_xilinx

Remove abc_flop attributes for now

Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux

Fix and test for balanced case

Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux

Fix warnings

Support cascading $pmux.A with $mux.A and $mux.B

More cleanup

Fix spacing

Non chain user check using next_sig

Add non exclusive test

Move muxpack from passes/techmap to passes/opt

Update doc

Add to CHANGELOG

One more and tidy up

Add a few more special case tests

Add tests, fix for !=

Missing file

Initial adaptation of muxpack from shregmap

Merge pull request #1060 from antmicro/parsing_attr_on_port_conn

Added support for parsing attributes on port connections.

Merge pull request #1073 from whitequark/ecp5-diamond-iob

ECP5: implement most Diamond I/O buffer primitives

ECP5: implement all Diamond I/O buffer primitives.

Merge pull request #1071 from YosysHQ/eddie/fix_1070

Fix typo in opt_rmdff causing register to be incorrectly removed

Merge pull request #1072 from YosysHQ/eddie/fix_1069

Error out if no top module given before 'sim'

Missing doc for -tech xilinx in shregmap

Error out if no top module given before 'sim'

Fix typo in opt_rmdff

shregmap -tech xilinx_static to handle INIT

Continue support for ShregmapTechXilinx7Static

Update abc attributes on FD*E_1

Cleanup

Call shregmap -tech xilinx_static

Revert "Move ff_map back after ABC for shregmap"

This reverts commit 9b9bd4e19f3da363eb3c90ef27ace282716d2e06.

Add -tech xilinx_static

Refactor to ShregmapTechXilinx7Static

shregmap -tech xilinx_dynamic to work -params and -enpol

Merge pull request #1067 from YosysHQ/clifford/fix1065

Suppress driver-driver conflict warning for unknown cell types

Merge remote-tracking branch 'origin/master' into xc7mux

Merge remote-tracking branch 'origin/clifford/fix1065' into xc7mux

Fixed memory leak.

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Merge pull request #1066 from YosysHQ/clifford/fix1056

Remove yosys_banner() from python wrapper init

Major rewrite of wire selection in setundef -init

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Indent fix

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #999 from jakobwenzel/setundefInitFix

initialize more registers in setundef -init

Fix typo in fmcombine log message, fixes #1063

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Suppress driver-driver conflict warning for unknown cell types, fixes #1065

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Remove yosys_banner() from python wrapper init, fixes #1056

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Rename shregmap -tech xilinx -> xilinx_dynamic

Add log_assert to ensure no loops

Only toposort builtin and abc types

Add space between -D and _ABC

Add (* abc_flop_q *) to brams_bb.v

Fix name clash

Add mux_map.v for wide mux

Merge pull request #1062 from tux3/patch-1

README.md: Missing formatting for <tag>

README.md: Missing formatting for <tag>

Moved tests that fail with Icarus Verilog to /tests/various. Those tests are just for parsing Verilog.

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Move ff_map back after ABC for shregmap

Respect -nocarry

Fix pmux2shiftx logic

Merge mistake

Merge remote-tracking branch 'origin/master' into xc7mux

Merge pull request #1061 from YosysHQ/eddie/techmap_and_arith_map

Execute techmap and arith_map simultaneously

Typo

Remove extra newline

IS_C_INVERTED

Execute techmap and arith_map simultaneously

Fix `ifndef

Make SB_LUT4 a whitebox, SB_DFF a blackbox (for now)

Assert that box_unique_id is indeed unique

Remove dupe

Skip internal modules when generating box_unique_id

When creating new holes cell, inherit parameters too

Ooopsie

Consistent with xilinx

Added tests for attributes

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Only support Symbiotic EDA flavored Verific

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add flops as blackboxes

Add FD*E_1 -> FD*E techmap rules

Techmap flops before ABC again

parse_xaiger to cope with flops

ABC9 to understand flops

Merge branch 'xaig' into xc7mux

Throw out unused code inherited from abc

Added support for parsing attributes on port connections.

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Fix "tee" handling of log_streams

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix issue where keep signal became PI, but also box was adding CI driver

read_xaiger() to name box signals

Fix spelling

Remove whitebox attribute from DRAMs for now

Do not re-sort box_module ports

Remove whitespace

Revert "Re-enable &dc2"

This reverts commit 8c58c728a79954603289abf3520139da0a9bbb26.

Do not double count LUT1s

Carry in/out to be the last input/output for chains to be preserved

Enable Verific flag veri_elaborate_top_level_modules_having_interface_ports, fixes #1055

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1057 from mmicko/fix_478

Aded one more load of .conf to support change of prefix

Re-enable &dc2

Reduce -W to 160

Some more realistic delays...