genlib/cdc/MultiReg: output clock domain defaults to sys

examples/sim/fir: convert to new API

fhdl/verilog: optionally disable clock domain creation

examples/basic/arrays: demonstrate lowering of Array in Instance expression

Lowering of Special expressions + support ClockSignal/ResetSignal

fhdl/tools/_ArrayLowerer: complete support for arrays as targets

fhdl/tools/value_bits_sign: support not

fhdl/structure: style fix

Merge pull request #6 from larsclausen/master

Minor improvements

genlib/cdc/MultiReg: implement rename_clock_domain + get_clock_domains

genlib/cdc/MultiReg: remove idomain

fhdl/specials: fix rename_clock_domain declarations

sim: remove PureSimulable (superseded by Module)

structure: remove Fragment.call_sim

sim: compatibility with new ClockDomain API

Local clock domain example

Make ClockDomains part of fragments

flow/actor/filter_endpoints: deterministic order

bank/csrgen/BankArray: create banks in sorted order

bank/description: modify reg/mem in-place

Allow SimActors to produce/consume a constant stream of tokens

Currently a SimActor requires one clock period to recover from consuming or
producing a token. ack/stb are deasserted in the cycle where the token is
consumed/produced and only re-asserted in the next cycle. This patch updates the
code to keep the control signals asserted if the actor is able to produce or
consume a token in the next cycle.

The patch also sets 'initialize' attribute on the simulation method, this will
make sure that the control and data signals will be ready right on the first
clock cycle.

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

Add support for negative slice indices

In python a negative indices usually mean start counting from the right side.
I.e. if the index is negative is acutal index used is len(l) + i. E.g. l[-2]
equals l[len(l)-2].

Being able to specify an index this way also comes in handy for migen slices in
some cases. E.g. the following snippet can be implement to shift an abitrary
length register n bits to the right:
reg.eq(Cat(Replicate(0, n), reg[-n:])

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

examples/pytholite: use new APIs

sim/generic: support implicit get_fragment

vpi: make it work by default on Arch

examples/basic: use new APIs

fhdl/verilog: implicit get_fragment

fhdl/specials/Memory: automatic name#

bank: automatic register naming

fhdl/tracer: recognize CALL_FUNCTION_VAR opcode

fhdl/tracer: recognize LOAD_DEREF opcode

fhdl/tracer: remove leading underscores from names

README: update

bus/asmibus: use implicit finalization

Fix Register name conflict between Pytholite and Bank

bank/eventmanager: use module and autoreg

bus/asmibus: use fhdl.module API

fhdl/module: replace autofragment

bank/description/AutoReg: check that get_memories and get_registers are callable

bank/csrgen: BankArray

bank/description: AutoReg

migen/fhdl/autofragment: factorize

fhdl/autofragment: remove legacy functions

fhdl/tools/flat_iteration: generalize

fhdl/autofragment: fix submodules

fhdl/autofragment: empty build_fragment by default

Use common definition for FinalizeError

csr/SRAM: support for writes with memory widths larger than bus words

fhdl/verilog: tristate outputs are always wire

bus/csr: support memories with larger word width than the bus (read only)

fhdl/autofragment: bugfixes + add auto_attr

fhdl/autofragment: FModule

csr/SRAM: prefix page register with memory name

fhdl/verilog: insert reset before listing signals

bank/description: memprefix

fhdl/specials: allow setting memory name

uio/ioo: fix specials

fhdl/specials/Instance: _printintbool -> verilog_printexpr

examples/psync: cleanup

examples/basic/psync: demonstrate the new features

genlib: clock domain crossing elements

fhdl/verilog: support special lowering and overrides

examples/fir: better filter

corelogic -> genlib

fhdl: inline synthesis directive support

doc: new 'specials' API

New 'specials' API

doc: tristates

fhdl: TSTriple

fhdl: tristate support

fhdl/autofragment: from_attributes

doc: fix signal desc layout

Merge branch 'master' of github.com:milkymist/migen

doc/dataflow: remove ActorNode

doc/dataflow: remove ALA

doc: multiple clock domains

doc: do not inline examples as this never works with most Sphinx setups ...

doc: update to new Migen APIs

sim: default runner to Icarus Verilog

flow/perftools: finish removing ActorNode

fhdl/structure: store clock domain name

fhdl/verilog: fix spurious clock/reset signals on multiple calls to convert()

corelogic: complex arithmetic support

fhdl: support nested statement lists

pytholite: fix bug with constant assignment to register

pytholite: prune unused registers

Do not use super()

examples/pytholite: fix imports

fhdl/tools: bitreverse

actorlib/sim/SimActor: do not drive busy low when generator yields None

Token: support idle_wait

Move Token to migen.flow.transactions

replace some forgotten is_abstract()

Remove ActorNode

Merge branch 'master' of github.com:milkymist/migen

fhdl/structure: do not create Signal in Instance when parameter is int

elsewhere: do not create interface in default param

migen/bank: do not create interface in default param

bus/csr: add SRAM

bank/csrgen: interface -> bus