Fix reading CSRs.

Single step appears to work.

Software breakpoints sort of work.

Use fence.i in Debug ROM.

This replaces a hack that just disabled all of the icache.

Fix off-by-two in general read registers.

Now the exit test passes!

Walk page tables to translate addresses.

Turn operation into a queue,

in preparation for address translation.

Remove unused code.

Add some debug printfs, which I'll be wanting for at least a little
while.

Save/restore mstatus, too.

Also read DCSR, which will be useful to figure out why we halted.

Ignore more files.

Properly read s0/s1.

Add dret.

Implement memory writes.

Implement single memory read access.

Prevent unaligned accesses in memory read.

Also change how exceptions in Debug Mode are signaled.

Properly save/restore dpc, mcause, mbadaddr.

Also clear dcsr.cause when leaving Debug Mode so future traps go where
they should.

Exceptions in Debug Mode, stay in Debug Mode.

Now things don't blow up when reading a non-existent CSR.

Remove debug printfs.

Have Debug memory kind of working again.

Debug exception -> ROM -> RAM -> ROM, then something goes wrong.

Read FP registers, and general CSRs*

*) Only works if you read CSRs that actually exist.

Continue works well enough for DebugTest.test_exit

Fix race using fence.

Refactor how we track in-progress operations.

I think the functionality is unchanged.

gdb can attach and read the PC:

(gdb) target remote localhost:1234
Remote debugging using localhost:1234
0x0000000000010178 in fib (n=0) at waste.c:1
1       unsigned int fib(unsigned int n) {
(gdb)

processor_t unfriends gdbserver_t.

Correctly read PC on halt.

Fix store to clear debug interrupt.

Add debug_module bus device.

This should replace the ROM hack I implemented earlier, but for now both
exist together.

Back to the point where gdb connects, core jumps to ROM->RAM->ROM.

ROM -> RAM -> ROM, waiting for debug int.

Make sure to translate Debug RAM addresses also.

Jump to the correct (temporary) Debug RAM address.

Clean up how Debug ROM is included.

I'm not thrilled about including a static copy in so many cc files, and
making the compiler throw it out. But without really grokking the
Makefile this is the best it's going to be.

Can jump to and execute Debug ROM.

Connect with gdb, and the core will jump to Debug ROM and start
executing it. Then it crashes when it jumps to 0x400 because Debug RAM
isn't implemented (and doesn't live there anyway, for now).

Check in compiled debug ROM.

Not everybody will have a cross-compiled toolchain set up when they
build spike.

When gdb connects, jump to Debug ROM and segfault.

Add debug rom code.

Gutting direct-access gdb.

Add writing to DCSR, DPC, DSCRATCH.

Make those 3 CSRs writable.

Actually run the ebreak test.

Only halt on ebreak if a debugger is attached.

Test ebreak without gdb.

Currently this test fails.

Document attaching with gdb.

Add --gdb-port

It's necessary to be able to run multiple spikes at once on the same
box.

Do a better job checking CSR functionality.

Rename gdbserver-smoke.py to gdbserver.py.

It's not really a smoketest anymore.

Test 'info registers all' as well as 'info all-registers'

Minor cleanup.

Update regnum handling to match gdb CSR changes.

Forgot to add this source.

Treat warnings as errors.

The code compiles cleanly right now. Let's keep it that way.

Implement register writes.

Properly clean up spike.

Implement reading of CSRs.

Add some tests that pass and test something.

Flush icache when using swbps and report to gdb.

Add very basic 'make check'.

The existing stuff all assumes you're writing your tests in C++.

Make 'make check' not hang forever.

Software breakpoints seem to work.

Rewrite GPL'd code from OpenOCD.

Looks like single step works.

Add -H to start halted.

Implement binary memory write.

Also set the simulation running again when gdb disconnects.

Now you can halt/continue from gdb.

Register read looks sane now.

gdb can now read spike memory.

The endianness is wrong, but I think it might be that gdb doesn't have
it right. Need to investigate what architecture gdb thinks it's
debugging.

Hack to the point where gdb reads a register.

Listen on a socket for gdb to connect to.

So far it just listens, and gdb times out because it's not getting any
messages back.

Receive packets and verify their checksum.

Allow delegation of device interrupts

htif: catch proper store exception (#44)

The sim's debug_mmu will generate a trap_load_access_fault if the load
fails, not a trap_store_access_fault.  This doesn't materially affect
exection, but results in a nicer log message.

Some bugfixes for CSR reading and setting FS for fflags updates (#43)

* csrrc[i] and csrrs[i] don't write CSRs if rs/zimm == 0

* Dirty fp state when setting new fp exceptions

* Set FS to dirty for all non-zero fflags writes.

Merge pull request #42 from csail-csg/master

Removed devicetree.h from riscv.mk.in since it no longer exists

Removed devicetree.h from riscv.mk.in since it no longer exists

Added missing header files to riscv.mk.in

Merges #40

Add back IPI support

Remove MIPI; mip.MSIP bit is read-only

Remove tohost/fromhost registers

Initialize mtvec to DEFAULT_MTVEC

Remove SCRs; add padding after config string

Move much closer to new platform-M memory map

Reset vector is at 0x1000; below that is reserved for debug
Memory is at 0x80000000

Add --dump-config-string flag

Remove MTIME[CMP]; add RTC device

Split ERET into URET, SRET, HRET, MRET

Remove non-standard uarch CSRs

Allow configuration of default ISA with --with-isa

Update definition of base field in misa register

Fix up interrupt delegation

Add counter-enable registers

Use RV config string rather than FDT

WIP on priv spec v1.9

New definitions of misa/marchid/mvendorid

implement PUM functionality

sptbr now a holds a PPN, not an address

Return to interactive mode after a trap

Use simpler MTVEC scheme

Fix ERET bug

Zero-extend all CSR writes

This fixes an RV32 HTIF issue.

Fix ERET serialization strategy

It was screwing up the commit log.

Add autoconf check for little-endianness

Set default RV32 RAM size to 4 GiB - 256 MiB

This allows, by default, 256 MiB of addressable I/O space.

Serialize simulator on ERET

This guarantees interrupts will eventually be taken.

WIP on priv spec v1.9