Merge pull request #1927 from YosysHQ/eddie/design_remove_assert

kernel: Design::remove(RTLIL::Module *) to check refcount_modules_

Merge pull request #1915 from boqwxp/dict_move_semantics

kernel: Add `dict` support for rvalue references and C++11 move semantics.

Merge pull request #1900 from Xiretza/suppress-makefile-echo

Suppress output of Makefile.conf when printing source versions

Merge pull request #1937 from hzeller/consexpr-opportunity

Use static constexpr instead of static const where possible.

Merge pull request #1943 from YosysHQ/dave/fix-1919

ast: Fix handling of identifiers in the global scope

opt_expr: Fix X and CO outputs for $alu identity-mapping rules.

ast: Fix handling of identifiers in the global scope

Signed-off-by: David Shah <dave@ds0.me>

Rename overloaded `insert()` to `emplace()` and add overloaded versions for all possible lvalue/rvalue combinationsfor its arguments.

Merge pull request #1894 from YosysHQ/mingw_fix

Fix compile for mingw

Merge pull request #1916 from YosysHQ/eddie/kernel_makeblackbox

kernel: Module::makeblackbox() to clear connections too

Merge pull request #1933 from YosysHQ/eddie/zinit_more

zinit: handle $__DFFS?E?_[NP][NP][01] too

Merge pull request #1830 from boqwxp/qbfsat

Add `qbfsat` command to integrate exists-forall solving and specialization

Fix the truth table for $_SR_* cells.

This brings the documented behavior for these cells in line with
$_DFFSR_* and $_DLATCHSR_*, which is that R has priority over S.
The models were already reflecting that behavior.

Also get rid of sim-synth mismatch in the models while we're at it.

Merge pull request #1897 from YosysHQ/dave/bram-rejection-fix

memory_bram: Fix ignorance of valid, matched rules

Fix compile for mingw

Get rid of dffsr2dff.

This pass is a proper subset of opt_rmdff, which is called by opt, which
is called by every synth flow in the coarse part.  Thus, it never
actually does anything and can be safely removed.

opt_clean: Add missing assignments to opt.did_something.

Merge pull request #1918 from whitequark/simplify-improve_enum

ast/simplify: improve enum handling

synth_intel_alm: VQM support

ast/simplify: improve enum handling.

Before this commit, enum values were serialized as attributes of form
  \enum_<width>_<value>
where <value> was a decimal signed integer.

This has multiple drawbacks:
  * Enums with large values would be hard to process for downstream
    tooling that cannot parse arbitrary precision decimals. (In fact
    Yosys also did not correctly process enums with large values,
    and would overflow `int`.)
  * Enum value attributes were not confined to their own namespace,
    making it harder for downstream tooling to enumerate all such
    attributes, as opposed to looking up any specific value.
  * Enum values could not include x or z, which are explicitly
    permitted in the SystemVerilog standard.

After this commit, enum values are serialized as attributes of form
  \enum_value_<value>
where <value> is a bit sequence of the appropriate width.

setundef: Improve error messages.

Fixes #1092.

json: Update format documentation.

Fixes #1693.

Merge pull request #1930 from YosysHQ/claire/fix1876

Fix handling of ternary with constant condition

synth_intel_alm: alternative synthesis for Intel FPGAs

By operating at a layer of abstraction over the rather clumsy Intel primitives,
we can avoid special hacks like `dffinit -highlow` in favour of simple techmapping.

This also makes the primitives much easier to manipulate, and more descriptive
(no more cyclonev_lcell_comb to mean anything from a LUT2 to a LUT6).

abc9_ops: Add a check ensuring that connected port actually exists.

Merge pull request #1932 from YosysHQ/dave/cxxrtl-unclocked-read

cxxrtl: Fix handling of unclocked memory read ports

Use static constexpr instead of static const where possible.

In particular inside class declarations, a static const
assignment is technically not a definition, while constexpr is.

Signed-off-by: Henner Zeller <h.zeller@acm.org>

tests: zinit for new types

zinit: handle $__DFFS?E?_[NP][NP][01] too

opt_expr: Add more $alu optimizations.

Detect the places in the $alu where the carry bit is constant (due to
const A[i] == B[i] ^ BI) and split it into smaller $alu at these points.

Also, make the existing const-carry detection for low bits more generic
(now handles cases where both BI and CI are constant, but not equal to
one another).

Fixes #1912.

cxxrtl: Fix handling of unclocked memory read ports

Signed-off-by: David Shah <dave@ds0.me>

tests: add testcases from #1876

Fix 5bba9c3, closes #1876

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

dffinit: Avoid setting init parameter to zero-length value.

Fixes #1704.

design: do not delete when iterating over Design::modules() directly

kernel: Design::remove(RTLIL::Module *) to check refcount_modules_

abc9_exe: verify -> &verify -s

techmap: fix error message

Merge pull request #1922 from whitequark/write_cxxrtl-disconnected-outputs

write_cxxrtl: ignore disconnected module ports

Merge pull request #1921 from whitequark/write_cxxrtl-separate-compilation

write_cxxrtl: enable separate compilation

Merge pull request #1917 from YosysHQ/eddie/abc9_delay_check

xaiger: add check for $__ABC9_DELAY model

Merge pull request #1879 from jjj11x/jjj11x/package_decl

support using previously declared types/localparams/parameters in package

Merge pull request #1880 from jjj11x/duplicate_enum

duplicated enum item names should result in an error

write_cxxrtl: ignore disconnected module ports.

E.g. port `q` in `submod x(.p(p), .q());`.

Fixes #1920.

write_verilog: fix precondition check.

write_cxxrtl: enable separate compilation.

This commit makes it possible to use several cxxrtl-generated files
in one application, as well as compiling cxxrtl-generated code as
a separate compilation unit.

kernel: Module::makeblackbox() to clear connections too

xaiger: add check for $__ABC9_DELAY model

Merge pull request #1568 from YosysHQ/eddie/fix_zinit

zinit: fixes for $_DFF_[NP][NP][01]_and $adff cells with init = 1'b1

Add `dict` support for rvalue references and C++11 move semantics.

zinit: resolve one more comment by @mwkmwkmwk

zinit: fix review comments from @mwkmwkmwk

tests: zinit on $adff

zinit: operate on $adff, erase (* init *) entries on consumption

Fix S/R comment; thanks @mwkmwkmwk

zinit to transform set/reset value of $_DFF_[NP][NP][01]_

Add testcase for $_DFF_[NP][NP][01]_

Supress error for unhandled \init if whole module selected

opt_expr: Optimize multiplications with low 0 bits in operands.

Fixes #1500.

Merge pull request #1910 from boqwxp/cleanup_ilang_parser

Clean up pseudo-private member usage in `frontends/ilang/ilang_parser.y`.

Clean up pseudo-private member usage in `frontends/ilang/ilang_parser.y`.

Add .gitignore to tests/select/

Merge pull request #1907 from YosysHQ/dave/fix-1906

verilog: Fix write to deleted object

verilog: Fix write to deleted object

Signed-off-by: David Shah <dave@ds0.me>

Suppress output of Makefile.conf when printing source versions

The make targets echo-yosys-ver, echo-git-ver and echo-abc-rev can be
used to programmatically extract contents of make variables for external
scripts. Unfortunately, when a Makefile.conf exists, its contents would
also be echoed, making the output almost unusable. This patch
selectively disables this functionality for these special targets.

Use `pool` instead of `std::set`.

Use `dict` instead of `std::map`.

memory_bram: Fix ignorance of valid, matched rules

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1603 from whitequark/ice40-ram_style

ice40/ecp5: add support for both 1364.1 and Synplify/LSE RAM/ROM attributes

Merge pull request #1893 from mmicko/program_prefix

Support custom PROGRAM_PREFIX

Keep libyosys name same as befire, but put it in directory

Support custom PROGRAM_PREFIX

Merge pull request #1562 from whitequark/write_cxxrtl

write_cxxrtl: new backend

Merge pull request #1858 from YosysHQ/eddie/fix1856

kernel: include "kernel/constids.inc"

tests: add a quick plugin test

kernel: include "kernel/constids.inc" instead of "constids.inc"

[NFCI] Deduplicate builtin FF cell types list

A few passes included the same list of FF cell types.  Make it a global
const instead.

The zinit pass also seems to include a list like that, but given that
it seems to be completely broken at the time (see #1568 discussion),
I'm going to pretend I didn't see that.

Merge pull request #1890 from boqwxp/cleanup_memory_collect

Clean up `passes/memory/memory_collect.cc`.

Merge pull request #1889 from boqwxp/cleanup_memory_unpack

Clean up `passes/memory/memory_unpack.cc`.

Merge pull request #1887 from boqwxp/cleanup_hilomap

Clean up `passes/techmap/hilomap.cc`.

Clean up `passes/sat/qbfsat.cc`.

Makes various cosmetic fixes, removes superfluous `hasPort()` check, and uses `emplace_back()` instead of `push_back()`.

Clean up `passes/memory/memory_collect.cc`.

Clean up `passes/memory/memory_unpack.cc`.

Clean up `passes/techmap/hilomap.cc`.

write_cxxrtl: add basic documentation.

write_cxxrtl: add support for $dlatch and $dlatchsr cells.

Also, fix codegen for $dffe and $adff.

write_cxxrtl: add support for $sr cell.

Also, fix the semantics of SET/CLR inputs of the $dffsr cell, and
fix the scheduling of async FF cells to consider ARST/SET/CLR->Q
as a forward combinatorial arc.

write_cxxrtl: add support for $slice and $concat cells.

write_cxxrtl: improve writable memory handling.

This commit reduces space and time overhead for writable memories
to O(write port count) in both cases; implements handling for write
port priorities; and simplifies runtime representation of memories.

write_cxxrtl: add support for hierarchical designs.

Hierarchical design simulations are generally much slower, but this
comes with a major increase in flexibility:
 1. Since the `flatten` pass currently does not support flattening
    of designs with processes, this is the only way to simulate such
    designs with cxxrtl.
 2. Support for hierarchy paves way for simulation black boxes,
    which are necessary for e.g. replacing PHYs with C++ code that
    integrates with the host system.

write_cxxrtl: avoid undefined behavior on out-of-bounds memory access.

After this commit, if NDEBUG is not defined, out-of-bounds accesses
cause assertion failures for reads and writes. If NDEBUG is defined,
out-of-bounds reads return zeroes, and out-of-bounds writes are
ignored.

This commit also adds support for memories that start with a non-zero
index (`Memory::start_offset` in RTLIL).

write_cxxrtl: statically schedule comb logic and localize wires.

This results in further massive gains in performance, modest decrease
in compile time, and, for designs without feedback arcs, makes it
possible to run eval() once per clock edge in certain conditions.

write_cxxrtl: elide wires for results of comb cells used once.

This results in massive gains in performance, equally massive
reduction in compile time, and improved readability.

write_cxxrtl: new backend.

This commit adds a basic implementation that isn't very performant
but implements most of the planned features.

Merge pull request #1857 from whitequark/splitnets-skip-processes

splitnets: skip modules with processes

Merge pull request #1875 from whitequark/read_ilang-int_overflow

Improve handling of integer literals in RTLIL frontend

Merge pull request #1886 from boqwxp/cleanup_connect

Clean up `passes/cmds/connect.cc`.

Clean up `passes/cmds/connect.cc`.

Add constids.inc to final install

If this is not present in the install, #include-ing most yosys
headers will fail in rtlil.h:380.

Merge pull request #1881 from hzeller/only-define-stdc-format-macros-if-not-already

aigerparse: only define __STDC_FORMAT_MACROS it not already before.