add option to implement or not mila (to see real ressource usage of the SATA controller)

command: remove returns to IDLE state (will be better to add a timeout for a transfer and reset the fsm).

clean up TestDesign

use max_count of 16 and clean up

add test_bist_mila to show how to capture data

add test_bist with mila

add wr_only and rd_only mode to BIST (to test speed) and switch to 100MHz system clock

improve BIST and clean up (remove support of identify command and debug code)

test bist at high speed(working)

test bist at slow speed (working)

read/write seems OK with CommandGenerator

link: fix rx path

add test_read / test_write (HOST<-->HDD transfers OK for the 3 tests, rx data seems to be stuck in link of command layer)

add mode generic CommandGenerator for debug

add identify device to command_tb and revert endianness (seems conform with Lecroy SATA Protocol suite samples)

it seems endianness is correct by is only printed in LSB first in Lecroy software

change FIS endianness (seems to be little endian)

add primitives decoding in test_identify to ease debug

fix ack in idle in some fsm (implementation behaviour different from simulation)

add fsms to mila for debug

use new submodules collection to expose more fsm an modules

link: add parameter to disable CONT insertion (will ease debug)

fix phy datapath, first communications between SATACON and a HDD... :)

prepare identify test with SATACON

test: change UART baudrate and test SATACONTRemover

SATAPHYDatapathRX: use Converter and simplify

SATAPHYDatapathTX: use Converter and simplify

add phy_datapath_tb and start datapath simplification

add cont_tb and rewrite cont

use new implicit submodules collection and Pipeline

link_tb: simplify using implicit submodules collect

make ctrl/datapath in phy vendor agnostics and simplify imports

test: clean up imports

test: create generic PacketStreamer/PacketLogger and use it in link_tb/command_tb

phy: use vivado parameters and fix RX datapath (LSB first)

update clock constraints for SATA1 and use sys_clk of 200MHz
- data seems stable (mila capture) except when receive the ALIGN primtive from the device, we should maybe disable alignment on the HOST when link is ready...

add very basic PHY stimulator (to see HDD behaviour when we send primitives)

use Vivado programmer instead of IMPACT

fix compilation and use new cpu_csr_regions

improve check function

link_tb: fix cont regression

bist: add count to bist parameters

move Counter to common and use it in all modules

create SATACON and use it in bist_tb

bist: add ctrl_errors/data_errors and clean up

hdd: improve debug print

add simple synthetizable BIST

command: fix ValueError msg

command: memorize data on RX path before presenting it to the user

transport: add _get_item and simplify _encode_cmd/_decode_cmd

modify addressing (in sectors) and improve hdd model debug

command: fix TX path with random acknowledge

command: address/length in bytes

hdd: manage sector_size, limitation to 2048 dwords per dma

hdd: rearrange code (will be easier to understand)

command_tb: add random (still something to fix on TX)

rename bfm to hdd and clean up

command: add fsm for RX Path and manage D2H response in bfm

bfm: fix HDD read_dma_cmd, identify_dma_cmd and clean up

transport: generate sop on RX path

command_tb: add streamer and logger

bfm: create basic HDD model

remove transport_tb (transport will be tested in command_tb)

use description instead of layout

regroup all constants/ definitions in common

command: wip

bfm: dma_skeleton

command: code TX part and add command_tb

transport: remove dma_setup and pio_setup_d2h (not needed our controller)

remove Layer in module names

transport: merge cmd and data Sink/Source, will be easier

transport_tb: add basic test for TX path

transport: add transport_tb skeleton and fix compilation

transport: code SATATransportLayerRX (untested)

transport: code SATATransportLayerTX (untested)

phy: remove ALIGN primitives on RX path

link: add auto-check on link_tb

link: fix CONT on RX path

link: test HOLD on RX path

link: test RX path

link_tb: use LinkTXPacket and LinkRXPacket from bfm

move test

bfm: add FIS decoding/encoding

bfm: rewrite it and split Physical / Link layers

transport: define FIS layouts

link: split SATALinkLayer in SATALinkLayerTX and SATALinkLayerRX

link: manage CONT on RX path

link: manage CONT on TX path

link: simplify BFM

link: manage hold

link: add CRC check to BFM

link: fix link_tb (due to others modifications)

link: improve and clean up crc_tb, scrambler_tb

link: wip bfm

link: prepare simulation

clean up

use new EndpointDescription

link: SATALinkLayer skeleton

phy: use primitives dict and use only sata.std

phy: send 2 ALIGN primitives every 256 DWORDs

link: add SATALinkLayer skeleton (wip)