add pretty-print of MMU memory to be used for a TestRunner test

remove ROTL64(1, idx), just use TLI[7-idx] it is shorter and readable

use concat in ternlogi to reduce code size

add ternlogi to SVP64Asm

format code

change ternlogi to not have Rc field

add .gitignore to ignore the generated vhdl

add I-Cache wishbone bus to wb_get when MMU and ROM mode enabled

add warning about creation of "-.csv" which indicates that
some SVP64 instructions have not been correctly identified

add FAST SPRs temporarily to power_enums

make ternlogi tests run

rename ternaryi to ternlogi

add initial ternlogi pseudo-code

add instr_fault to PowerDecoder2
this, like LDST exceptions, allows instruction PTE fault-detection
to propagate from I-Cache to Issuer to PowerDecoder2 to OP_FETCH_FAILED
to MMU FSM to MMU to do MMU_LOOKUP to get the PTE which then...
you get the idea

whitespace

code-comments for LDSTException.instr_fault
(which is not actually an exception)

add an on_Display function which is being used by some of us
for debugging purposes (needs a patch, normally would not be needed
but because this is low-level a dummy on_Display has to be provided)

found a way to print out the names of the signals
will be useful to see what the heck is going on in the auto-generated c

absolute import again

use full-path imports (so we know where they come from)

WIP: Output C instead of Python for Nmigen simulation

Source Nmigen simulator from this repository

whoops wrong number

add OP_FETCH_FAILED micro-op

fix broken url

fix microwatt_mmu and and wishbone_memory output in gtkwave

connect to dcache.bus standard interface when using wb_get

correct import of wb_get function

add name parameter to wb_get

add wb_get function for emulating wishbone interface

raise a MemException in ISACaller RADIXMMU
and capture it in ISACaller, and throw TRAP 0x300

enable MMU in SimRunner if requested.  now HDL and ISACaller run MMU

test in SimState for access to RADIX memory, bypass and get contents direct

add a namedtuple LDSTExceptionTuple which allows obtaining
list of all the exception types in LDSTException

add link to exceptions in gtkw traces

regspec_decode_write now stores the decoded write info into Signals
to make it easier to debug

specify length in RegDecodeInfo explicitly so that the information
that needs to be captured (held by the ReservationStation) is
not too great.  some of the info is actually expressions, hence why
using len() or Signal.like() does not work, it is too long

use namedtuple in get_rdflags

use namedtuple for regspec_decode

add module to regspec_decode_* and get_rdflags

move ternlogi to SHIFT_ROT unit

fix sv_analysis command, cuz script created by setup.py passes no parameters to function

format code

fix expected state in hazard test

fix expected state in hazard case_regression_1

add a proper twin addi regression which tests ReservationStations
increase number of operations in hazard random test to 20

add regspec_decode which takes readmode arg and returns read/write
as appropriate

sv_analysis: decouple declarations and definitions

sv_analysis: use is instead of eq for enums

sv_analysis: fix single-line binutils comments

add randomised hazard test

add two more hazard tests

attempting to use PowerDecode2 in non-svp64 mode

sv_analysis: decouple common disclaimer

sv_analysis: introduce stub binutils format

sv_analysis: support format argument

add extra overlap hazard test

Shorten expected state code for case_extsb using exts function

Shorten expected state code for case_extsb in alu_cases unit test

Shorten expected state code for case_rand in alu_cases unit test

Shorten case_rand_imm alu test case code

Shorten addis sub test code
Shorten subfic sub test code in general
In subfic case shorten carry_out32 execution code
Make carry_out32 variable boolean and expected state ca var less confusing

Make carry_out32 variable boolean and expected state ca var less confusing

Shortened code in case_addis_nonzero_r0 alu test case

Correct add-equal operator in case_rand_imm

Short the code of case_rand_imm

Fix line so that 80 characters per line is kept and removed a comment

Add expected state to case_rand_imm in alu_cases unit test

corrections to hazard overlap test

add extra hazard unit tests

tidyup on case_0_adde

correct write-after-write hazard test (expected values)

Add expected state to case_0_adde in alu_cases unit test

add write-after-write hazard test for inorder core

Add expected state to case_rand in alu_cases unit test

Add expected state to case_addis_nonzero_r0 in alu_cases unit test

Add expected state to case_extsb in alu_cases unit test

Add computed CR0 to expected version of case_adde_0

add expected version of case_adde_0

adding a couple more hazard avoidance cases

Add expected state to case_cmpeqb in alu_cases unit test

Add expected state to case_cmplw_microwatt_1 in alu_cases unit test

Add expected state to case_cmpli_microwatt in alu_cases unit test

Add expected state to case_cmpl_microwatt_0_disasm in alu_cases unit test

Add expected state to case_cmpl_microwatt_0 in alu_cases unit test

Add expected state to case_addme_ca_so_4 in alu_cases unit test

Add expected state to case_addme_ca_so_3 in alu_cases unit test

Add expected state to case_addme_ca_1 in alu_cases unit test

sigh, for overlap mode there is no safe way to get instruction state.
therefore, just check the last one.

move dump state to base class State in test API

Add expected state to case_cmp3 in alu_cases unit test

Add expected state to case_cmp2 in alu_cases unit test

Add expected state to case_cmp in alu_cases unit test

Add expected state to all of case_addze in alu_cases unit test

add bitmanip_cases.py

rename ternary->ternlog and associated form/field TI->TLI

add allow_overlap argument to TestRunnerBase

this is to filter down to TestIssuer which (surprise) will be allowed
to have instructions be issued that overlap

code-comments

XER regspec_decode_write was not sophisticated enough.

XER is being written to without the hazard vector being set.
this previously did not matter because the TestIssuer FSM was
only allowing one pipeline access to all regfiles at a time.

in-order now will have overlapping instructions so it matters

split up regression cases so that a single Rc=1 add can be tested

truncate CR regspec_decode_write reg mask to 8 bit