Fix different abc9 test

Fix broken abc9.v test due to inout being 1'bx

Run simple_abc9 tests

Merge remote-tracking branch 'origin/master' into xaig

Fix issue with part of PI being 1'bx

Call opt_expr -mux_undef to get rid of 1'bx in muxes prior to abc

Handle COs driven by 1'bx

Do not call "setundef -zero" in abc9

write_xaiger to skip POs driven by 1'bx

Fix typo, fixes #1095

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve shregmap help message, fixes #1113

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update some .gitignore files

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix typo

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'towoe-unpacked_arrays'

Add proper test for SV-style arrays

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'unpacked_arrays' of https://github.com/towoe/yosys-sv into towoe-unpacked_arrays

Merge pull request #1111 from acw1251/help_summary_fixes

Fixed the help summary line for a few commands

Fixed small typo in ice40_unlut help summary

Fixed the help summary line for a few commands

Fix bug in #1078, add entry to CHANGELOG

Merge pull request #1109 from YosysHQ/clifford/fix1106

Add "read_verilog -pwires" feature

Add "read_verilog -pwires" feature, closes #1106

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1105 from YosysHQ/clifford/fixlogicinit

Improve handling of initial/default values

Unpacked array declaration using size

Allows fixed-sized array dimension specified by a single number.

This commit is based on the work from PeterCrozier
https://github.com/YosysHQ/yosys/pull/560.
But is split out of the original work.

Make tests/aiger less chatty

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add defvalue test, minor autotest fixes for .sv files

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Use input default values in hierarchy pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add defaultvalue attribute

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of "logic" variables with initial value

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1100 from bwidawsk/home

Support ~ in filename parsing

Merge pull request #1104 from whitequark/case-semantics

Clarify switch/case semantics in RTLIL

Explain exact semantics of switch and case rules in the manual.

In RTLIL::Module::check(), check process invariants.

Support filename rewrite in backends

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

Support ~ for home directory

This is tested on Linux only

v2:
Wrap functioanlity in ifndef _WIN32 (eddiehung)
Find '~/' instead of '~' (cliffordwolf)

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

Really permute Xilinx LUT mappings as default LUT6.I5:A6

Revert "Fix (do not) permute LUT inputs, but permute mux selects"

This reverts commit da3d2eedd2b6391621e81b3eaaa28a571e058f9d.

Clean up

Fix (do not) permute LUT inputs, but permute mux selects

Merge pull request #1086 from udif/pr_elab_sys_tasks2

Fixed broken $error()/$info/$warning() on non-generate blocks (within always/initial blocks)

Fix copy-pasta issue

Permute INIT for +/xilinx/lut_map.v

Simplify comment

Update LUT7/8 delays to take account for [ABC]OUTMUX delay

&scorr before &sweep, remove &retime as recommended

Copy not move parameters/attributes

Fix leak removing cells during ABC integration; also preserve attr

Try -W 300

Re-enable &dc2

Add timescale and generated-by header to yosys-smtbmc MkVcd

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Cleanup

Fix upper XC7 LUT[78] delays to use I[01] -> O delay not S -> O

Leave breadcrumb behind

Remove redundant condition

Revert "Cleanup/optimise toposort in write_xaiger"

This reverts commit 1948e7c846ea318d003148974945d917701a4452.

Restores old toposort with optimisations

Update comment

Check that whiteboxes are synthesisable

Get rid of compiler warnings

As per @daveshah1 remove async DFF timing from xilinx

Cover __APPLE__ too for little to big endian

Update abc9 -D doc

Enable "abc9 -D <num>" for timing-driven synthesis

Further cleanup based on @daveshah1

Resolve comments from @daveshah1

Add XC7_WIRE_DELAY macro to synth_xilinx.cc

Update delays based on SymbiFlow/prjxray-db

Rename +/xilinx/abc.{box,lut} -> abc_xc7.{box,lut}

Comment out dist RAM boxing on ECP5 for now

Remove WIP ABC9 flop support

Merge remote-tracking branch 'origin/master' into xaig

Make doc consistent

Cleanup

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Merge pull request #1097 from YosysHQ/dave/xaig_ecp5

Add ECP5 ABC9 support (to xaig branch)

Cleanup

Cleanup/optimise toposort in write_xaiger

Remove extra semicolon

Add TODO to parse_xaiger

ecp5: Add abc9 option

Signed-off-by: David Shah <dave@ds0.me>

Optimise some more

Move ConstEvalAig to aigerparse.cc

Fix name clash

More slimming

Add ConstEvalAig specialised for AIGs

Update CHANGELOG with "synth -abc9"

Fix LP SB_LUT4 timing

More accurate CHANGELOG

Merge pull request #829 from abdelrahmanhosny/master

Dockerfile for Yosys

Update CHANGELOG

Rip out all non FPGA stuff from abc9

Fix spelling

Revert "For 'stat' do not count modules with abc_box_id"

This reverts commit b89bb744529fc8a5e4cd38522f86a797117f2abc.

Revert "Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux"

This reverts commit 2223ca91b0cc559bb876e8e97372a8f77da1603e, reversing
changes made to eaee250a6e63e58dfef63fa30c4120db78223e24.

Move neg-pol to pos-pol mapping from ff_map to cells_map.v

Be more precise when connecting during ABC9 re-integration

Remove unnecessary undriven_bits.insert

Remove hacky wideports_split from abc9

Fix compile errors when #if 1 for debug

parse_xaiger to cope with inouts

write_xaiger to preserve POs even if driven by constant