flow/hooks/DFGHook: add iterator on hooks

flow: EndpointHook -> EndpointSimHook

corelogic/ReorderBuffer: do not touch empty count when issuing and reading at the same time

x.bv.width -> len(x)

fhdl: len() for Constant

corelogic/misc: remove multimux

fhdl: fix value_bv for operators

bus/wishbone: remove use of deprecated multimux

fhdl: remove _StatementList

examples/dataflow/dma: test OOO ASMI reader

bus/asmibus: fix per-port tag generation

actorlib/dma_asmi: out-of-order reader and class factory

corelogic: reorder buffer (untested)

fhdl/arrays: use correct BV for intermediate signals

fhdl: arrays (TODO: use correct BV for intermediate signals)

bus: CSR initiator

actorlib/misc/IntSequence: add offset feature

flow/perftools: refactor to use hooks

flow: hooks

actorlib/structuring/Cast: rawbits parameter

doc: interrupt controllers

doc: ASMI topology

doc: performance tools

doc: link df simulation example

doc: actor network

actorlib: merge composer into ala + derive ComposableSource from ActorNode

doc: bus actors

doc: arithmetic and logic actors

Move arithmetic actors to actorlib

doc: simulation actors

doc: structuring actors

doc: plumbing actors

doc: common scheduling models

doc: detailed actor description

doc: flow intro

doc: split rst file

doc: dataflow chapter structure

control.For -> misc.IntSequence

examples/dataflow/dma: use new dataflow API (thanks Ross Manyika for reporting)

examples/sim/dataflow: use new dataflow API (thanks Ross Manyika for reporting)

examples/dataflow/structuring: infinite source

flow/perftool: fix cpt equation

actorlib/sim/SimActor: remove dead time between transactions

actorlib/structuring/Pack: drive busy signal

flow: perftools

examples/dataflow/structuring: test Cast

examples/dataflow: structuring test

actorlib: structuring (untested)

actorlib/control: simplify + fix

remove spurious module

flow/network: fix handling of edges with subrecords at both ends

actorlib/control: use numbers of bits instead of maxima

flow/plumbing: Combinator/Splitter should not inherit CombinatorialActor

examples/flow: Fibonacci demo

flow/network: handle default endpoints correctly in _infer_plumbing_layout

flow/network: require ActorNode be passed to add_connection

flow/network: fix ActorNode default params

flow/actor: fix busy signal generation for pipelined actors

flow/actor: add single_sink/single_source retrieval methods

examples/flow/arithmetic: cleanup

flow: insert splitters

examples/flow/arithmetic: simulate

flow: insert combinators and infer plumbing layout

Abstract actor graphs

actorlib: ASMI sequential reader

examples/dataflow/dma: refactor

fix SimActor get_fragment

Reorganize examples folder

PureSimulable

ASMI simulation models

wishbone: base TargetModel class

bus/wishbone: target model

bus/wishbone/Tap: remove ack feature

examples/dataflow: only import nx when needed

flow/network: refactor graph

flow/ala: fix typo

actorlib: WB writer simulation OK

actorlib: WB reader simulation OK

Use super() instead of calling parent constructors directly

actorlib/sim: use set instead of list to represent active transactions

actorlib: generator-based generic simulation actor

sim: multiread/multiwrite

corelogic/record: better repr

examples/fir: print Verilog source

examples/fir: plot input and output signals

flow: generic parameter passing to Actor from sequential/pipelined

flow: fix actor repr

flow: refactor scheduling models

bank/description: pad unaligned multi-word registers at the top

Add LICENSE file

bus/wishbone2asmi: fix cache tag size

asmi: dat_wm high to disable data write

bus/asmibus/hub: hack to prevent comb loops

fhdl/verilog: add option to display which comb blocks are run

This is a debug hack to help find combinatorial loops in designs.

sim: pass extra keyword arguments to Verilog converter

fhdl: support len() on signals

bank/csrgen: allow specifying existing CSR interface

fhdl: phase out pads

vpi: delete merged Icarus Verilog patch

fhdl/verilog: do not attempt to initialize instance and mem output signals