cores/clock: simplify Fractional Divide support on S7MMCM.

Specific clkoutn_divide_range can now be provided by specialized XilinxClocking classes.
When provided, the specific range will be used. Floats are also now supported in the
range definition/iteration.

Merge pull request #421 from betrusted-io/clk0_fractional

add fractional division options to clk0 config on PLL

test: add initial (minimal) test for clock abstraction modules.

Also fix divclk_divide_range on S6DCM.

targets/icebreaker: add description of the board, link to crowdsupply campagin and to the more complete example.

Merge pull request #426 from esden/update-wavedrom

Updating the vendored wavedrom js files.

Updating the vendored wavedrom js files.

soc/intergration: rename mr_memory_x parameter to memory_x.

Merge pull request #424 from esden/generate-memory-x

Add --mr-memory-x parameter to generate memory regions memory.x file

Add --mr-memory-x parameter to generate memory regions memory.x file.

This file is used by rust embedded target pacs.

Merge branch 'master' of github.com/enjoy-digital/litex

software: revert LTO changes (Disable it).

It seems LTO is not yet fully working with all configurations, so it's better
reverting the changes for now.
- cause issues with LM32 available compilers.
- seems to cause issues with min/lite variant of VexRiscv.
- seems to cause issues with some litex-buildenv configurations. (see https://github.com/enjoy-digital/litex/issues/417).

Merge pull request #422 from xobs/core-doc-fixes

Core doc fixes

Merge pull request #423 from gsomlo/gls-ethmac-fixes

integration/soc: add_ethernet: honor self.map["ethmac"], if present

cores/gpio: add CSR descriptions.

cores/icap: add CSR descriptions.

cores/spi: add CSR descriptions.

cores/pwm: add CSR descriptions.

cores/xadc: add CSR descriptions.

integration/soc: add_ethernet: honor self.map["ethmac"], if present

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

targets/kcu105: move cd_pll4x.

targets/kcu105: simplify CRG using USIDELAYCTRL.

cores/clock/USIDELAYCTRL: use separate reset/ready counters and set cd_sys.rst internally.

This is the behaviour that was duplicated in each target. Integrating it here
will allow simplifying the targets.

soc/cores/spi_opi: documentation fixes

The ModuleDoc-generated documentation for the spi_opi module produced
slightly invalid output due to ambiguities in how rst assigns headers.
As a result, sections from the spi_opi document would appear as full
sections.

This cleans up these errors so that it parses properly under sphinx.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/cores/i2s: fix rst parsing errors

The ModuleDoc-generated documentation for the i2s module produced
slightly invalid output due to ambiguities in how rst assigns headers.
As a result, sections from the i2s document would appear as full
sections.

This cleans up these errors so that it parses properly under sphinx.

Signed-off-by: Sean Cross <sean@xobs.io>

bios: add more Ultrascale SDRAM debug with sdram_cdly command to set clk/cmd delay.

add fractional division options to clk0 config on PLL

S7 MMCMs allow fractional divider on clock 0. Add a fallback
to try fractional values on clock 0 if a solution can't be found.

This is necessary for e.g. generating both a 100MHz and 48MHz
clock from a 12MHz source with margin=0

Merge pull request #419 from gsomlo/gls-ultra-sdram-fixup

software/bios: fixup for Ultrascale SDRAM debug

cores/clock: add logging to visualize clkin/clkouts and computed config.

integration/soc: add FPGA device and System clock to logs.

targets/icebreaker: create CRG after SoC.

software/bios: fixup for Ultrascale SDRAM debug

Keep CSR accesses independent of csr_data_width and csr_alignment.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

integration/soc: set use_rom when cpu_reset_address is defined in a rom region.

boards/platforms/icebreaker: cleanup a bit.

software/common: fix LTO checks.

soc/cores/clock/iCE40PLL: add SB_PLL40_PAD support.

build/lattice/icestorm: add timingstrict parameter and default to False. (similar behavior than others backends)

targets/icebreaker: simplify, use standard VexRiscv, add iCE40PLL and run BIOS from SPI Flash.

lattice/icestorm: enable DSP inference with Yosys and avoid setting SPI Flash in deep sleep mode after configuration which prevent running ROM CPU code from SPI Flash.

boards: add initial icebreaker platform/target from litex-boards.

software/bios: add Ultrascale SDRAM debug functions.

boards/platforms/kcu105: avoid unnecessary {{}} on INTERNAL_VREF.

integration/soc/SoCRegion: add size_pow2 and use this internally for checks since decoder is using rounded size to next power or 2.

soc: allow creating SoC without BIOS.

By default the behaviour is unchanged and the SoC will provide a ROM:
./arty.py

Bus Regions: (4)
rom                 : Origin: 0x00000000, Size: 0x00008000, Mode: R, Cached: True Linker: False
sram                : Origin: 0x01000000, Size: 0x00001000, Mode: RW, Cached: True Linker: False
main_ram            : Origin: 0x40000000, Size: 0x10000000, Mode: RW, Cached: True Linker: False
csr                 : Origin: 0x82000000, Size: 0x00010000, Mode: RW, Cached: False Linker: False

The integrated rom can be disabled with:
./arty.py --integrated-rom-size=0

but the SoC builder will check for a user provided rom, and if not provided will complains:
ERROR:SoC:CPU needs rom Region to be defined as Bus or Linker Region.

When a rom is provided, the CPU will use the rom base address as cpu_reset_address.

If the user just wants the CPU to start at a specified address without providing a rom,
the cpu_reset_address parameter can be used:

./arty.py --integrated-rom-size=0 --cpu-reset-address=0x01000000

If the provided reset address is not located in any defined Region, an error will
be produced:
ERROR:SoC:CPU needs reset address 0x00000000 to be in a defined Region.

When no rom is provided, the builder will not build the BIOS.

Merge pull request #416 from enjoy-digital/csr_svd

Add SVD export capability to Builder (csr_svd parameter) and targets …

integration/builder: rename software methods to _prepare_rom_software/_generate_rom_software/_initialize_rom_software.

integration/builder: generate csr maps before compiling software.

Add SVD export capability to Builder (csr_svd parameter) and targets (--csr-svd argument) and fix svd regression.

This allows generating SVD export files during the build as we are already doing for .csv or .json.

Use with Builder:
builder = Builder(soc, csr_svd="csr.svd")

Use with target:
./arty.py --csr-svd=csr.svd

software/common.mak: fix LTO refactoring issue.

Merge pull request #412 from antmicro/fix-copyrights

Fix copyrights

Fix copyrights

Signed-off-by: Karol Gugala <kgugala@antmicro.com>
Signed-off-by: Mateusz Holenko <mholenko@antmicro.com>

Merge pull request #408 from gsomlo/gls-fix-nexys-sdcard

targets/nexys4ddr: fix sdcard clocker initialization

targets/nexys4ddr: fix sdcard clocker initialization

Merge pull request #410 from antmicro/netv2-edid

platform/netv2: add proper I2C pins for HDMI IN0

platform/netv2: add proper I2C pins for HDMI IN0

targets/ecp5: make sure all BaseSoC/EthernetSoc default to trellis.

bios/sdcard: update sdclk_mmcm_write with LiteSDCard clocker changes.

doc: align to improve readability.

soc/doc: remove soc.get_csr_regions support.

Now that SoC documentation is integrated in LiteX, this is no longer needed.

bios/main: rename flushl2 command to flush_l2_cache, add flush_cpu_dcache command and expose them in help.

README: update quick start guide and add instructions for windows.

README: update
- improve presentation
- add link to #litex freenode channel.
- add example of complex SoC.
- make it directly usable on Wiki.
- only keep one quick start guide.
- add community paragraph and link to Litex-Hub.

doc: remove partial doc imported from litex-buildenv-wiki: we'll create a LiteX wiki and doc.

build: assume vendor tools are in the PATH and remove automatic sourcing, source and toolchain_path parameters.

Automatic sourcing was not consistent between build backends (and only really supported by ISE/Vivado)
and had no real additional value vs the complexity needed to support it. Now just assume required vendor
tools are in the PATH.

This also removes distutils dependency.

software/common: add LTO enable flag and cleanup.

litex_sim: fix with_uart parameter.

targets/nexys4ddr: add default kwargs parameters.

Merge branch 'master' of https://github.com/enjoy-digital/litex

integration/soc_core: change disable parameters to no-xxyy.

Merge pull request #405 from sajattack/sifive-triple

add riscv-sifive-elf triple

integration/soc: add auto_int type and use it on all int parameters.

Allow passing parameters as int or hex values.

targets/nexys4ddr: use SoCCore and add_sdram to avoid use of specific SoCSDRAM.

integration/soc: add ethphy CSR in target.

targets/nexys4ddr: use soc.add_ethernet method.

integration/soc: add add_ethernet method.

integration/soc: mode litedram imports to add_sdram, remove some separators.

add riscv-sifive-elf triple

test/test_targets: use uart-name=stub.

soc/uart: add configurable UART FIFO depth.

cores/uart: cleanup

soc/cores/uart/UARTCrossover: reduce fifo_depth to 1.

interconnect/stream/SyncFIFO: allow depth down to 0.

interconnect/axi: remove Record inheritance on AXIInterface/AXILiteInterface.

interconnect/axi: add AXI Stream definition and get_ios/connect_to_pads methods.

interconnect/axi: set default data_width/address_width to 32-bit.

targets: default to trellis toolchain on all ECP5 targets (now able to build all supported targets).

cores/gpio: use separate TSTriple for each bit.

This fixes per bit OE control.

lattice/yosys: don't use quiet operation since logs are useful and for consistency with others build backends.

targets/kc705: use DDRPHY_CMD_DELAY to center write leveling.

software/bios/sdram: allow setting CLK/CMD delay from user design and configure it before write/read leveling.

Setting a manual delay on CLK/CMD vs DQ/DQS is required on some configuration to center the write leveling window:

Before (delay = 0 taps):
Write leveling:
m0: |11000000000000011111111111| delay: 15
m1: |00000000000000111111111111| delay: 14
m2: |11110000000000000111111111| delay: 17
m3: |11110000000000000011111111| delay: 18
m4: |11111111110000000000000111| delay: 00
m5: |11111111110000000000000111| delay: 00
m6: |11111111111000000000000001| delay: 00
m7: |11111111111000000000000011| delay: 00

After (delay = 12 taps):
Write leveling:
m0: |11111111111111000000000000| delay: 00
m1: |11111111111100000000000001| delay: 00
m2: |00011111111111110000000000| delay: 03
m3: |00011111111111110000000000| delay: 03
m4: |00000000111111111111110000| delay: 08
m5: |00000000111111111111110000| delay: 08
m6: |00000000001111111111111000| delay: 10
m7: |00000000001111111111111000| delay: 10

boards: keep in sync with LiteX-boards

interconnect/axi: remove mode on AXIInterface (not used and breaking LiteDRAM tests)

integration/soc: -x on soc.py

soc/cores/bitbang: fix missing self.comb on miso.

Merge pull request #402 from antmicro/litex-gen-fix-uart-pins

tools: litex_gen: fix missing UART pins

software: disable LTO with LM32 (not supported by old GCC versions easily available).

Merge pull request #401 from antmicro/enable-lto

software: enable link time optimization (LTO)

tools: litex_gen: fix missing UART pins

software: enable link time optimization (LTO)

Co-authored-by: Pawel Czarnecki <pczarnecki@internships.antmicro.com>

Merge pull request #400 from Xiretza/ecp5-pll-freqfix

Fix ECP5PLL VCO frequency range

Fix ECP5PLL VCO frequency range

See https://www.latticesemi.com/view_document?document_id=50461 ("ECP5
and ECP5-5G Family Data Sheet"), section 3.19 "sysCLOCK PLL Timing".