added "log" command

Added various new options to splice command

Added %a select operator

Moved some passes to other source directories

Added support for "keep" attribute to abc pass

Added opt -purge (frontend to opt_clean -purge)

Only count non-trivial attributes when findinf master signal in opt_clean

Added checking for ABC modifications to Makefile and made sure we do not have the word ERROR in regular make output

Now also move net labes to the right position in splice cmd

Improved detection of primary wire for a signal in opt_clean

Added splice command

Added log_header() to splitnets

Added $slice and $concat to CellTypes list

Added $slice and $concat cell types

Stronger checking of internal cells

Re-enabled abc "retime" after sorting yout the yosys-bigsim problem

Added echo command

Fixed use of "cmd_error" in passes/cmds/design.cc

Fixed gcc compiler warnings with release build

Disabled ABC retime for now (elliptic_curve_group testcase in yosys-bigsim failed)

Updated ABC to rev 10cc13a2a0f1

Added "retime" to standard ABC recipes

Added copy command

Added design -stash/-copy-from/-copy-to

Added support for s: select expressions (wire width)

Added i:, o:, and x: selection pattern

Added support for %m selection op

Merge branch 'master' of github.com:cliffordwolf/yosys

Added generic RTLIL::SigSpec::parse_sel() with support for selection variables

Merge pull request #23 from hansiglaser/master

new %s: add sub-modules to selection

new %s: add sub-modules to selection

Added support for sat -show @<sel_name>

Added sat -set-init-def and sat -tempinduct-def

Added opt_const -undriven

Added expose -dff

Added support for #-comments in same line as command

presentation progress

Changed techmap description from "simple" to "generic"

Added miter -make_outcmp

Added sat -set-init-zero support

Added support for backslash continuation in script files

Added counters sat test case

Added sat -verify and -falsify support for non-prove cases

Added expose command

presentation progress

Simplified select "Assertation failed" message generation

Merge branch 'master' of github.com:cliffordwolf/yosys

Merge pull request #22 from hansiglaser/master

Little improvements for "select"

Added BTOR backend README file

Added selection support for r: and selection with relational operators

be more verbose for select -assert-any and -assert-none

improved help for "select"

presentation progress

presentation progress

Added read_verilog -setattr

Added setattr and setparam commands

Updated todo items in README file

Removed old unused files from tests/

Added support for dump -append

Throw errors if non-existing selection variables are used

Added select -none

presentation progress

Fixed detection of init attribute in opt_rmdff

Added support for inline commands to abc -script

presentation progress

Added hierarchy -purge_lib option

Added test cases for sat command

added sat -falsify

Fixed bug in sequential sat proofs and improved handling of asserts

Improved handling of reg init in opt_share and opt_rmdff

presentation progress

presentation progress

Addred sat option -ignore_unknown_cells

Added TRANSPARENT parameter to $memrd (and RD_TRANSPARENT to $mem)

Replaced isim with xsim in tests/tools/autotest.sh, removed xst support

More opt_const -mux_bool features

presentation progress

Added opt_const -mux_bool

Added support for inverter chains to opt_const

Added RTLIL::SigSpec::to_single_sigbit()

Only generate write-enable $and if WE is not constant 1 in memory_map

Added constant-clock case to opt_rmdff

presentation progress

Added show -notitle option

Added delete command

Added suuport for module attribute matching with A:<pattern>[=<pattern>] syntax

presentation progress

presentation progress

Added support for blanks after -I and -D in read_verilog

Fixed a bug in miter command

Added sat -show-inputs and -show-outputs

Added show -color support for cells and finished show -label implementation

Fixed comment/eol parsing in ilang frontend

Added constant size expression support of sized constants

Added note about SystemVerilog assert statement to README

Added miter command

Progress on presentation

More changes to techlibs/common/simlib.v for LEC

presentation progress

Bugfix in name resolution with generate blocks