ABC_FLOPS -> ABC_MODEL -- only whitebox if ABC_MODEL set

Select to find union of both sets on stack

Fixes for simple_abc9 tests

Do not assume inst_module is always present

ignore_boxes -> holes_mode

Make SB_DFF whitebox

Fix SB_DFF comb model

Missing close bracket

Annotate SB_DFF* with abc_flop and abc_box_id

Add SB_DFF* to boxes

Add flop support for write_xaiger

read_aiger to parse 'r' extension

Spelling

Use new -wb flag for ABC flow

write_json to not write contents (cells/wires) of whiteboxes

Ignore 'whitebox' attr in flatten with "-wb" option

Also update Makefile.inc

Make SB_LUT4 a blackbox

Fix rename

Rename to abc_*.{box,lut}

Merge remote-tracking branch 'origin/clifford/whitebox' into xaig

Add "whitebox" attribute, add "read_verilog -wb"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Skip if abc_box_id earlier

Remove use of abc_box_id in stat

Fix $anyseq warning and cleanup

Update Makefile.inc too

Reduce to three devices: hx, lp, u

Do not print slack histogram

Add up5k timings

Fix grammar

Update error message

Add "-device" argument to synth_ice40

Missing abc_flop_q attribute on SPRAM

Cope with inout ports

Map to SB_LUT4 from fastest input first

Working ABC9 script

Stop topological sort at abc_flop_q

Mark seq output ports with "abc_flop_q" attr

Also update Makefile.inc

synth_ice40 to use renamed files

Rename to abc.*

Revert "Try using an ICE40_CARRY_LUT primitive to avoid ABC issues"

This reverts commit a7632ab3326c5247b8152a53808413b259c13253.

Try using an ICE40_CARRY_LUT primitive to avoid ABC issues

Remove init* from xaiger, also topo-sort cells for box flow

Merge remote-tracking branch 'origin/master' into xaig

Ignore a/i/o/h XAIGER extensions

Fix spacing

Update to ABC d1b6413

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Optimise

Add SB_LUT4 to box library

Add ice40 box files

abc9 to output some more info

CIs before PIs; also sort each cell's connections before iterating

Merge remote-tracking branch 'origin/master' into xaig

Port from xc7mux branch

Re-enable partsel.v test

abc9 to call "setundef -zero" behaving as for abc

Merge pull request #939 from YosysHQ/revert895

Revert #895 (mux-to-shiftx optimisation)

Revert #895

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #937 from YosysHQ/revert-932-eddie/fixdlatch

Revert "Recognise default entry in case even if all cases covered (fix for #931)"

Revert "Recognise default entry in case even if all cases covered (fix for #931)"

Merge pull request #936 from YosysHQ/README-fix-quotes

README: fix some incorrect quoting

README: fix some incorrect quoting.

Forgot backslashes

Handle __dummy_o__ and __const[01]__ in read_aiger not abc

abc to ignore __dummy_o__ and __const[01]__ when re-integrating

Output __const0__ and __const1__ CIs

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Fix inout handling for -map option

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Merge remote-tracking branch 'origin/master' into xaig

Use -map instead of -symbols for aiger

ci_bits and co_bits now a list, order is important for ABC

Also cope with duplicated CIs

WIP

Comment out

Add support for synth_xilinx -abc9 and ignore abc9 -dress opt

Cope with an output having same name as an input (i.e. CO)

Merge remote-tracking branch 'origin/master' into xaig

Merge pull request #928 from litghost/add_xc7_sim_models

Add additional cells sim models for core 7-series primitives.

Remove BUFGCTRL, BUFHCE and LUT6_2 from cells_xtra.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Merge pull request #933 from dh73/master

Fixing issues in CycloneV cell sim

Merge pull request #932 from YosysHQ/eddie/fixdlatch

Recognise default entry in case even if all cases covered (fix for #931)

Fixing issues in CycloneV cell sim

Add default entry to testcase

Recognise default entry in case even if all cases covered (#931)

Add non-input bits driven by unrecognised cells as ci_bits

parse_aiger() to rename all $lut cells after "clean"

Fix LUT6_2 definition.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Add additional cells sim models for core 7-series primatives.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Fix a few typos

More space fixing

Fix spacing

Merge branch 'master' into xaig

Merge pull request #919 from YosysHQ/multiport_transp

memory_bram: Fix multiport make_transp

memory_bram: Fix multiport make_transp

Signed-off-by: David Shah <dave@ds0.me>

Add "read_ilang -lib"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Added missing argument checking to "mutate" command

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #913 from smunaut/fix_proc_mux

proc_mux: Fix crash when trying to optimize non-existant mux to shiftx