dma_lasmi/Writer: fix default FIFO depth

dma_lasmi/Reader: handle ack=1 when stb=0

lasmibus/crossbar: simplify master ack generation

pytholite: fix kwargs handling

examples/pytholite/basic: demonstrate generator arguments

pytholite: support generator arguments

fhdl: mark variable as deprecated

examples/complex: do not use variable

fhdl/verilog: lower complex slices before reset insertion

fhdl/tools: separate complex slice lowerer from basic lowerer

genlib/misc: remove bitreverse

support re-slicing and non-unit step size

* support slicing of Slice/Cat/Replicate through lowering
* support non-unit step size slices through unpacking and Cat()

coding.py: rewrite If() to make verilog more readable

pytholite: use eval instead of literal_eval

genlib/coding.py: binary vs. one-hot, priority coding

genlib/cordic: cleanup

fhdl/verilog: fix signedness rules for comparison

migen/genlib/cordic.py: generic cordic

* rotating or vectoring cordic modes
* circular, linear, or hyperbolic functions
* combinatorial, pipelined or iterative evaluation
* arbitrary width, stages and guard bits
* two or four quadrant mode for circular/rotate

FSM: new API

fhdl/verilog: improve error reporting

lasmi: separate request and data ack to support bankmachine FIFOs (buggy/incomplete)

genlib/fifo: support records

lasmibus/crossbar: better switching policy

asmibus: remove port sharing

bus/asmibus: fix slot aging timer

bus/lasmibus/Crossbar: support cba_shift=0

lasmi: fix minor problems

genlib/fsm: fix handling of zero delayed_enter

actorlib: LASMI DMA (untested)

bus: Wishbone -> LASMI bridge (untested)

examples/sim: add LASMI demo

bus/lasmibus: bugfixes

bus/lasmibus: add target and initiator

examples/sim: rename abstract_transactions to abstract_transactions_wb, use new APIs, remove ASMI

bus/lasmi: interface definition and crossbar (untested)

csr/sram: fix reads on high addresses when word_bits != 0

csr/sram: fix page_bits computation

genlib/misc: fix import

bus/csr/SRAM: better handling of writes to memories larger than the CSR width

bitreverse: fhdl/tools -> genlib/misc

Make memory ports part of specials

This is needed to handle cases where a single memory has ports
in two different modules, and one of these modules is subject
to clock domain remapping. The clock domain of the port in that
module only must be remapped.

New migen.fhdl.std to simplify imports + len->flen

bus/wishbone/SRAM: support init and read_only

bus/csr/SRAM: support init

setup.py: update required Python version

bus/asmi: port sharing support

fhdl/tools/_TargetLister: do not include array keys in targets

genlib/record: match_by_position -> connect_flat

Revert "genlib/record/connect: add match_by_position"

This reverts commit df1ed32765510421fee07a8d5ff29afa9ce7c7c5.

bank/description/AutoCSR: add autocsr_exclude

dma_asmi: cleanup

bank/eventmanager: refactor, rename EventSourceLevel -> EventSourceProcess, add fully externally controlled event source

actorlib/spi: add DMAWriteController

actorlib/dma_asmi/OOOWriter: fix tag offset

flow/network/DataFlowGraph: add_buffered_connection

bank/description/CSRStorage: set reset property of storage for use in test benches

flow/network: better determination of plumbing layout

actorlib/dma_asmi: drive dat_wm

actorlib/spi: add DMA read controller

actorlib/spi/SingleGenerator: use CSR alignment bits

bank/description/CSRStorage: support alignment bits

flow/network/CompositeActor: expose unconnected endpoints

flow/network/DataFlowGraph: add add_pipeline

actorlib/spi/Collector: cleanup, new APIs

actorlib/dma_asmi: support for writes

genlib/fifo: disable retiming on Gray counter outputs

genlib/cdc: add NoRetiming

fhdl/verilog: recursive Special lowering

genlib/fifo: add asynchronous FIFO

fhdl/specials/memory: do not write address register for async reads

graycounter: expose binary output

genlib: add Gray counter

Support for resetless clock domains

Change license to 2-clause BSD

bus/csr/SRAM: fix Module conversion errors

fhdl: support len() on all values

fhdl/verilog/_printinit: initialize undriven Special inputs (bug reported by Florent Kermarrec)

ioo+pytholite: use new Module API

fhdl/visit: add TransformModule

ioo: move to genlib

uio: remove Trampoline (Python 3.3 provides generator delegation instead)

flow: match record fields by position

genlib/record/connect: add match_by_position

flow: use Module and new Record APIs

flow: adapt to new Record API

bus: replace simple bus module with new bidirectional Record

New bidirectional-capable Record API

New CSR API

fhdl/module/finalize: pass additional args to do_finalize

fhdl/specials: clean up clock domain handling

actorlib/structuring/Cast: support inversion

bank/csrgen/BankArray: retain name information

bank/description/Register: add get_size

genlib/record: use getattr instead of __dict__

genlib/record: add eq

genlib/fifo: simple synchronous FIFO

fhdl/module: support clock domain remapping of submodules

genlib/cdc/MultiReg: output clock domain defaults to sys

examples/sim/fir: convert to new API

fhdl/verilog: optionally disable clock domain creation