add load-reserved/store-conditional instructions

ignore writes to SR IP field

opcodes.h must only contain DECLARE_INSN() lines

add BSD license

update ancient README

truncate effective addresses in rv32

also, employ a more efficient instruction dispatch based upon rv32 mode.

expose pending interrupts in status register

add missing #include

ignore host writes to fromhost if old value not 0

support compilation with gcc 4.7

fix D$ model not acknowledging stores

specialize fully-associative caches

the dumb linear search of a set's tag array was far too slow

don't store host pointers in soft TLB

this reduces performance by epsilon, but it simplifies hooking into the MMU

clean up fetch-execute loop a bit

add I$/D$/L2$ simulators

migrate to c++11

make HTIF interactions deterministic; fix race

remove unnecessary #include

change htif to link against libfesvr

fix vector code simulation problem, turn on SR_U64

new tohost/fromhost semantics

new tohost/fromhost semantics

correct HTIF reset behavior

cores' reset signals can be independently toggled

fix htif interaction with interactive mode

per-core tohost/fromhost registers

update your fesvr

new supervisor mode

add disasm functions for vector

make NaN behavior consistent with hardfloat

fix double-precision NaNs

abstract regfile write port

abstract regfile behind object

update vector fences

clean up vector exception instructions

add more instructions for vector exception handling

add vvcfg,vtcfg

opcodes cleanup

always propagate default NaN (all bits set)

slight change to vector supervisor instructions

add place holders for instructions to handle vector exceptions

new instructions to handle vector exceptions

new HTIF protocol.  update your fesvr.

fixed a bug in remu[w]

it was actually caught by the ASM tests... :(

implement lighter-weight htif packet header

reimplement div[u][w]/rem[u][w]

fixes bugs for inputs not properly sign-extended

fix sltu disassembly

initialize tohost and fromhost

remove debug printf

poll HTIF occasionally

don't set badvaddr for instruction access faults

fix divide by zero bugs

check that virtual addresses are sign-extended

disentangle decode.h from other headers

work around gcc 4.4 bug

fix compilation for gcc 4.6.1

fix utidx assign bug, make ut code execute faster

fix the fpr abi names

Remove dependence on binutils

We now have our own disassembler.

Use new compiler toolchain's disassembler

Changed MFTX to use rs1 for its source

Changed supervisor mode

- initial PC is 0x2000
- PCRs renumbered
- clearing IPIs now requires a write to a different PCR
- IRQs are each given their own cause #

Fixed tight coupling of host and target page size

changed page size to 8KB

Merge branch 'master' of github.com:ucb-bar/riscv-isa-sim

fix vf

yunsup made this fix..ask him

don't forget to commit configure after autoconf!

added #include <stdlib.h> to get rid of errors building with gcc-4.4 on ubuntu

bugfix to riscv.ac

fixes to make disassembly work under macos (with macports binutils installed)

Builds and runs on Mac OS 10.6.7

post-repo-split cleanup

temporary undoing of renaming

[sim] renamed to riscv-isa-run

[xcc] minor performance tweaks

[xcc] fixed simulator build time

[xcc] tlb now stores host addresses

[xcc] cleaned up mmu code

[xcc] fix configure scripts

[xcc] instructions now set PC explicitly

[sim, opcodes] made sim more decoupled from opcodes

[sim] fix writeback after ipi clearing

[sim] add ability to clear IPIs

[sim] fault on failed addr translations

previously, a bad PTE would segfault the simulator, rather than sending
the fault to the OS.

[sim] minor sim cleanup

[sim,opcodes] improved sim build and run performance

[fesvr,xcc,sim] fixed multicore sim for akaros

[sim,xcc] add rdcycle/rdtime/rdinstret

[sim] more fp<->int fixes

[sim] more fp conversion bugs fixed

[sim] change default hwvl

[sim] vlen calc reflects the hardware

[sim] fixed fcvt rounding bugs

[opcodes,pk,sim] add more vector traps (for #banks, illegal instructions)

[sim,pk] cleanups & initial virtual memory support

[sim,xcc] change cond. mov inst format, add implementation

[opcodes,pk,sim,xcc] resolve a conflict

[libs,opcodes,pk,sim,xcc] add mov*,fmov*, shuffle vec insts

[sim] initial support for virtual memory

[sim] stubs for perfctr instructions

tweaked encoding of rdcycle & cousins