Skip $inout transformation if not a PI

Revert "write_xaiger: use sigmap bits more consistently"

This reverts commit 6c340112fee1bb8989cbd41923aaa627d77d5110.

write_xaiger: use sigmap bits more consistently

Name inputs/outputs of aiger 'i%d' and 'o%d'

Remove 'clkpart' entry in CHANGELOG

Merge remote-tracking branch 'origin/master' into xaig_dff

abc9_map.v: fix Xilinx LUTRAM

abc9_map.v: fix Xilinx LUTRAM

Update README.md :: abc_ -> abc9_

Fix bitwidth mismatch; suppresses iverilog warning

Merge pull request #1564 from ZirconiumX/intel_housekeeping

Intel housekeeping

synth_intel: a10gx -> arria10gx

synth_intel: cyclone10 -> cyclone10lp

Merge pull request #1545 from YosysHQ/eddie/ice40_wrapcarry_attr

Preserve SB_CARRY name and attributes when using $__ICE40_CARRY_WRAPPER

Fix comment

ice40_opt to restore attributes/name when unwrapping

ice40_wrapcarry -unwrap to preserve 'src' attribute

unmap $__ICE40_CARRY_WRAPPER in test

-unwrap to create $lut not SB_LUT4 for opt_lut

Sensitive to direct inst of $__ICE40_CARRY_WRAPPER; recreate SB_LUT4

ice40_wrapcarry to really preserve attributes via -unwrap option

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1555 from antmicro/fix-macc-xilinx-test

tests: arch: xilinx: Change order of arguments in macc.sh

Drop keep=0 attributes on SB_CARRY

Call abc9 with "&write -n", and parse_xaiger() to cope

Remove creation of $abc9_control_wire

Do not connect undriven POs to 1'bx

Fix abc9 re-integration, remove abc9_control_wire, use cell->type as

as part of clock domain for mergeability class

Fix writing non-whole modules, including inouts and keeps

tests: arch: xilinx: Change order of arguments in macc.sh

abc9 to use mergeability class to differentiate sync/async

write_xaiger to support part-selected modules again

abc9 to do clock partitioning again

Remove clkpart

Revert "Special abc9_clock wire to contain only clock signal"

This reverts commit 6a2eb5d8f9286b9574647c03e2bdc8b63fccbe4d.

Merge pull request #1551 from whitequark/manual-cell-operands

Clarify semantics of comb cells, in particular shifts

Merge SB_CARRY+SB_LUT4's attributes when creating $__ICE40_CARRY_WRAPPER

Add WIP test for unwrapping $__ICE40_CARRY_WRAPPER

Missing wire declaration

abc9_map.v to transform INIT=1 to INIT=0

Oh deary me

Bump ABC to get "&verify -s" fix

output reg Q -> output Q to suppress warning

abc9_map.v to do `zinit' and make INIT = 1'b0

kernel: require \B_SIGNED=0 on $shl, $sshl, $shr, $sshr.

Before this commit, these cells would accept any \B_SIGNED and in
case of \B_SIGNED=1, would still treat the \B input as unsigned.

Also fix the Verilog frontend to never emit such constructs.

manual: document behavior of many comb cells more precisely.

xilinx: Add tristate buffer mapping. (#1528)

Fixes #1225.

iopadmap: Refactor and fix tristate buffer mapping. (#1527)

The previous code for rerouting wires when inserting tristate buffers
was overcomplicated and didn't handle all cases correctly (in
particular, only cell connections were rewired — internal connections
were not).

xilinx: Add models for LUTRAM cells. (#1537)

Cleanup

Add assertion

write_xaiger to consume abc9_init attribute for abc9_flops

Add abc9_init wire, attach to abc9_flop cell

Revert "Add INIT value to abc9_control"

This reverts commit 19bfb4195818be12e6fb962de29ca32444498c22.

Update ABCREV for upstream bugfix

Check SB_CARRY name also preserved

$__ICE40_CARRY_WRAPPER to use _TECHMAP_REPLACE_ for SB_CARRY to preserve

name and attr

ice40_opt to ignore (* keep *) -ed cells

ice40_wrapcarry to preserve SB_CARRY's attributes

Add testcase

techmap abc_unmap.v before xilinx_srl -fixed

Merge pull request #1524 from pepijndevos/gowindffinit

Gowin: add and test DFF init values

update test

Use -match-init to not synth contradicting init values

Add INIT value to abc9_control

Merge pull request #1542 from YosysHQ/dave/abc9-loop-fix

abc9: Fix breaking of SCCs

Cleanup

Use pool instead of std::set for determinism

Use pool<> not std::set<> for determinism

Merge pull request #1539 from YosysHQ/mwk/ilang-bounds-check

read_ilang: do bounds checking on bit indices

abc9: Fix breaking of SCCs

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1540 from YosysHQ/mwk/xilinx-bufpll

xilinx: Add missing blackbox cell for BUFPLL.

xilinx: Add missing blackbox cell for BUFPLL.

clkpart -unpart into 'finalize'

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Move \init signal for non-port signals as long as internally driven

Revert "Fold loop"

This reverts commit a30d5e1cc35791a98b2269c5e587c566fe8b0a35.

read_ilang: do bounds checking on bit indices

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Fix multiple driver issue

Add multiple driver testcase

Fix multiple driver issue

Add comment, use sigmap

Revert "Fold loop"

This reverts commit da51492dbcc9f19a4808ef18e8ae1222bc55b118.

Merge remote-tracking branch 'origin/master' into xaig_dff

ean call after abc{,9}

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Do not replace constants with same wire

Merge pull request #1536 from YosysHQ/eddie/xilinx_dsp_muladd

xilinx_dsp: consider sign and zero-extension when packing post-multiplier adder

Merge pull request #1501 from YosysHQ/dave/mem_copy_attr

memory_collect: Copy attr from RTLIL::Memory to  cell

Merge pull request #1534 from YosysHQ/mwk/opt_share-fix

opt_share: Fix handling of fine cells.

Merge pull request #1535 from YosysHQ/eddie/write_xaiger_improve

write_xaiger improvements

Merge remote-tracking branch 'origin/eddie/write_xaiger_improve' into xaig_dff

Merge remote-tracking branch 'origin/eddie/clkpart' into xaig_dff

Merge remote-tracking branch 'origin/eddie/submod_po' into xaig_dff

Cleanup

Check for nullptr

Stray log_dump

Revert "submod to bitty rather bussy, for bussy wires used as input and output"

This reverts commit cba3073026711e7683c46ba091c56a5c5a041a45.

Promote output wires in sigmap so that can be detected