Added support for non-temporal proofs to sat_solve

Re-organization in sat_solver pass for temporal induction

Added ezSAT api support for don't care values in models

Fixed handling of $_XOR_ in SAT generator

Added sequential solving support to sat_solve

Set rl_basic_word_break_characters in shell

Improved readline tab completion

Look for yosys-abc and yosys-svgviewer where the main exe is

Added "make abc" and "make install-abc"

Moved cmds from kernel/ to passes/cmds/

Fixed typo is sat_solve help msg

Added support for shifter cells to SAT generator

Added "cd" and "ls" commands for convenience

Various improvements in sat_solve pass and SAT generator

Added -all and -max options to sat_solve

Fixes and improvements in ezSAT library

Improved auto-detection of -show signals in sat_solve

Improved sat generator and sat_solve pass

Added SAT generator and simple sat_solve command

Added ezSAT library

Renamed opt_rmunused to opt_clean

Implemented technology mapping for multipliers (using array multiplier)

Added "dump" command (part ilang backend)

Fixed techmap/flatten for positional module arguments

Improved log messages generated by hierarchy pass

Added -nodetect option to fsm pass

Fixed undef behavior in tests/asicworld/code_verilog_tutorial_fsm_full_tb.v

Improved FSM one-hot encoding, added binary encoding

Added log_assert() api

Added log_abort() api

Fixed a gcc vs. clang determinism problem in abc pass

Fixed memory corruption bug in opt_rmunused

Only initialize TCL interpreter when needed

Fixed memory leak in ilang frontend

Added missing newline to some error messages

Added labels to "help -write-tex-command-reference-manual" output

Added support for processes to show command

Fixed show command for constant assignments

Some improvements in opt_rmdff

Merge pull request #6 from hansiglaser/master

added option '-Dname[=definition]' to command 'read_verilog'

added option '-Dname[=definition]' to command 'read_verilog'

Removed test cases that have been moved to yosys-test.

https://github.com/cliffordwolf/yosys-tests/

Fixed to aggressive x-folding in opt_const

Merge branch 'master' of github.com:cliffordwolf/yosys

Merge branch 'bugfix'

Fixed synthesis of functions in latched blocks

Improved vcdcd.pl (added -d option)

Some improvements in vcdcd.pl

Added support for verilog === operator

Added tcl "yosys -import" command

Improved/simplified TCL bindings

Added support for const cell inputs in techmap

Fixed README for new show command behavior (svg vs. ps)

Added "flatten" pass

Fixed handling of positional module parameters

Fixed hierarchy pass for hierarchies of parametric modules

Only use sha1 checksums for names of parametric modules when the verbose form is to long

Fixed "show -format ..." command line parsing

Added "submod -name ..." support

Fixed a bug in AST frontend for cases with non-blocking assigned variables as case values

Fixed a bug in opt_const when optimizing 1-bit compares with constants

Merge branch 'master' of github.com:cliffordwolf/yosys

Fixed clock related parameter names for $memrd and $memwr in techlibs/simlib.v

Merge pull request #5 from hansiglaser/master

fsm_export: optionally use binary state encoding as state names instead of  s0, s1, ...

fsm_export: optionally use binary state encoding as state names instead of
s0, s1, ...

Merge pull request #4 from hansiglaser/master

fsm_export: specify KISS filename on command line

fsm_export: specify KISS filename on command line

Fixed/improved handling of colored wires in show command

Added support for @<set-name> in expand select ops (%x, %ci, %co)

Removed 4096 bytes limit for size of command from script file

Added -color <color> <selection> option to show command

Fixed "select" for "%%" stmt with emty stack

Added "script" command

Now only use value from "initial" when no matching "always" block is found

Added AST_INITIAL (before verilog "initial" was mapped to AST_ALWAYS)

Added test cases from 2012 paper on comparison of foss verilog synthesis tools

Added k68 (m68k compatible cpu) test case from verilator

Improved opt_share for reduce cells

Improved opt_share for commutative standard cells

Added EXTRA_TARGETS Makefile variable

Improved Makefile: Added ENABLE_* switches

Implemented TCL support (only via -c option at the moment)

Improved subcircuit verbose output (added portmapper results)

Fixed svgviewer hacks for builtin files

Added proper TECHMAP_FAIL support and added support for the celltype attribute in the map file

Implemented proper handling of stub placeholder modules

Keep viewport transform stable on reload in yosys-svgviewer

Added check: only one module for "show" unless format is "ps"

Now using SVG and yosys-svgviewer per default in show command

Added yosys-svgviewer to build system and renamed filterlib to yosys-filterlib

Imported svgviewer from qt4.8

This is from commit 543486a41963f8d20d9771d2107cdd5a22894bdb in the
Qt git repository: git://gitorious.org/qt/qt.git

Create nice errors when calling RTLIL::Module::derive() of base class

Collect parameters in hierarchy -generate (and do nothing with them)

Tiny bugfix in simlib.v

Improvements and bugfixes for generate blocks with local signals

Fixed handling of unconditional generate blocks

Added nosync attribute and some async reset related fixes

Improved verbose output of subcircuit

Improved method for finding fsm_expand candidates

Added hierarchy -generate command for generating skeletton modules