soc: add linker regions management

soc: improve log presentation/colors

soc: fix cpu_reset_address

tools/litex_sim_new: remove

soc: fix build_time format

soc/add_sdram: simplify L2 Cache, use FullMemoryWE on L2 Cache by default (seems better on all devices)

soc_core/common: move old mem_decoder to soc_core, simplify get_version

tools/litex_sim_new: switch to dynamically allocated ethmac origin

soc/SoCRegion/Decoder: pass bus to decoder and remove mask on origin

soc/add_sdram: avoid L2 cache when l2_cache_size == 0.

soc: remove unneeded \n

tools/litex_sim_new: use new bus/csr/irq methods

soc: use io_regions for alloc_region

tools: add litex_sim_new based on SoCCore and using add_sdram method

soc_core: use add_rom

soc/add_cpu: simplify CPUNone integration

soc/SoCBusHandler: add add_adapter method and use it to convert Master/Slave before connecting to the Bus

soc/add_sdram: add sdram csr

soc/add_sdram: fix rocket, shorten comments

soc/add_sdram: improve API

soc: add LiteXSoC class and mode add_identifier/uart/sdram to it

soc_core/sdram: cleanup, add disclaimer

soc: add add_sdram

soc: add csr_regions, update copyright

soc: add cpu rom/sram check

soc: add SOCIORegion and manage it

soc: reorder main components/peripherals

soc: add add_cpu method

soc: fix unit-tests

soc: integrate constants/build

soc: show sorted regions (by origin) / locs

soc: simplify color theme

soc: add add_uart method

soc_core: cleanup imports

soc_core: get_csr_address no longer used

soc: integrate CSR master/interconnect/collection and IRQ collection

soc: add add_constant/add_config methods

soc: add add_csr_bridge method

soc: add add_controller/add_identifier/add_timer methods

soc: add add_ram/add_rom methods

soc: add automatic bus data width convertion to add_master/add_slave

soc/soc_core: cleanup, remove some unused attributes

soc: move SoCController from soc_core to soc

soc: create SoCLocHandler and use it to simplify SoCCSRHandler and SoCIRQHandler

soc: add use_loc_if_exists on SoCIRQ.add to use current location is already defined

soc: add use_loc_if_exists on SoCCSR.add to use current location is already defined

soc/integration: initial adaptation to new SoC class

soc/integration: add new soc class prorotype with SoCRegion/SoCBus/SoCCSR/SoCIRQ/SoC

cpu/vexriscv: update submodule

doc: add lxsocdoc.md (README from lxsocdoc repository)

Merge pull request #375 from xobs/add-lxsocdoc

Add lxsocdoc

bios/main: add LiteX tagline

Merge pull request #376 from antmicro/build-sim-do-not-override-C-LD-FLAGS

build/sim: allow to use environment's {C,LD}FLAGS

build/sim: allow to use environment's {C,LD}FLAGS

There are use cases where additional flags should be added to CFLAGS or
LDFLAGS, e.g. when using Conda environment.

integration: svd: move svd generation to `export`

It was suggested that we should move svd generation into `export`,
alongside the rest of the generators such as csv, json, and h.  This
performs this move, while keeping a compatible `generate_svd()` function
inside `soc/doc/`.

Signed-off-by: Sean Cross <sean@xobs.io>

soc: doc: use sphinx toctree as it was intended

The sphinx toctree was behaving oddly, and so previously we were
ignoring it completely.  This patch causes it to be used correctly,
which removes the need for double-including various sections.

Signed-off-by: Sean Cross <sean@xobs.io>

litex-doc: initial merge of lxsocdoc

lxsocdoc enables automatic documentation of litex projects, including
automatic generation of SVD files.

This merges the existing lxsocdoc distribution into the `soc/doc` directory.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #373 from antmicro/l2-reverse

tools/litex_sim: use l2_reverse flag

tools/litex_sim: use l2_reverse flag

wishbone/Cache: add reverse parameter

soc_sdram: add l2_reverse parameter

Merge pull request #370 from Disasm/fixes

Small fixes

Fix argument descriptions

Pass --csr-json to the Builder

soc_core: add UART bridge support (simplify having to do it externally)

build/altera/quartus: fix fmt_r typo

cpu/minerva: update (use new nMigen API)

inteconnect/stream: use PipeValid implementation for Buffer

inteconnect/stream: cleanup

Merge pull request #366 from gsomlo/gls-csr-followup

software, integration/export: (re-)expose CSR subregister accessors

software, integration/export: (re-)expose CSR subregister accessors

Expose a pair of `csr_[read|write]_simple()` subregister accessors, and
restore the way dedicated accessors are generated in "generated/csr.h"
to use hard-coded combinations of shifts and subregister accessor calls.

This restores downstream ability to override CSR handling at the
subregister accessor level.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

interconnect/stream: add PipeValid and PipeWait to cut timing paths.

build/xilinx/vivado: improve readability of generated tcl/xdc files

integration/soc_core: revert integrate_sram_size default value (cause issues when using External SPRAM).

When using SoCCore, integrated SRAM can be disabled with integrated_sram_size=0 if not wanted.

Merge pull request #363 from antmicro/litex-sim-ddr4

tools/litex_sim: add ddr4 PhySettings

tools/litex_sim: add ddr4 PhySettings

tools/litex_sim: add --sdram-init parameter

software/bios: revert M-Labs MiSoC copyright.

README: update copyright year and make sure LICENSE/README both mention MiSoC

platforms/netv2: add pcie pins

Merge pull request #359 from gregdavill/bios_ddr3_ecp5

soc/software/bios/sdram: On ECP5 strobe dly_sel after read leveling

soc/software/bios/sdram: ECP5 move strobe dly_sel

soc/software/bios/sdram: On ECP5 strobe dly_sel after read leveling

tools/litex_sim: update copyrights and cosmetic changes

Merge pull request #358 from antmicro/litex_sim_ddr

tools/litex_sim: add support for other sdram types

tools/litex_sim: add support for other sdram types (DDR, LPDDR, DDR2, DDR3)

Right now litex_sim supports only SDR memories because it uses hardcoded
PhySettings. With this change PhySettings will be generated based on
selected sdram type which will allow us to use all the different types
of sdram chips in simulation.

cores/clock/create_clkout: rename clk_ce to ce, improve error reporting

Merge pull request #357 from betrusted-io/add_clk_ce

Add clk ce

add BUFIO to clockgen buffer options

add option for BUFGCE to the clock generator buffer types

tools/litex_sim: review/cleanup sdram-module/sdram-data-width features.

Merge pull request #354 from antmicro/litex_sim_ddr

tools/litex_sim: specify dram chip and data width via commandline

tools/litex_sim: specify dram chip and data width via commandline

litex_sim used a single predefined DRAM chip, with this it is now
possible to specify which one to use with --sdram-module and also
its data bus width can be set using --sdram-data-width

Merge pull request #351 from antmicro/fix_sram_size_argument

Fix sram size argument

soc_core: rename integrated_sram_size argument

To keep a consistent naming scheme across all arguments.

soc_core: fix integrated_sram_size argument type

Right now it's kept as a string and crashes
when trying to do math operations on it.

build/xilinx/vivado: add pre_placement/pre_routing commands

cores/icap: add add_timing_constraints method

cores/dna: cleanup and add add_timing_constraints method

tools/litex_sim: cleanup/simplify