mibuild: better file organization (create directory for each vendor and move programmers in it)

mibuild/kc705: add FMC connectors

mibuild: support pin names in IO extensions

endpoints: add param_layout parameter (required to pass parameter data with converters and will allow logic optimizations)

actorlib/structuring: fix eop generation in Pack

mibuild: make resolve_signals public

mibuild: return verilog namespace with build

remove crc since each crc is specific. It's probably better to adapt code for each case.

genlib/crc: use OrderedDict

fhdl/std: add FinalizeError import

mibuild/xilinx_vivado: fix list aliasing problem

xilinx_vivado: add parameters to pass specific commands (to be declared in platforms)

crc: modify CRCChecker to remove CRC and clean up

bank: support direct mapping of CSRs on Wishbone

Wishbone DownConverter: Fix sel signal

genlib/fsm: add NextValue to replace reg/reg_next/ce pattern

fhdl/tools: do not attempt to rename sync clock domain if it does not exist

flow: endpoint description structure with packetized parameter

actorlib/fifo: add buffered parameter

xilinx_vivado: use REM for comment on Windows

Merge pull request #8 from jix/fix-acitorlib-fifo

actorlib/fifo: fix no-op assignment due to .payload omission

actorlib/fifo: fix no-op assignment due to .payload omission

add hamming-code gen/check lib

mibuild/programmer: add migen folders to flash proxy search dirs

vpi/ipc: fix decoding of index buffer

test/test_size: fix slice comparison

actorlib/structuring/Pipeline: make 'busy' a signal

actorlib/structuring: add Pipeline

Pipeline enables easy cascading of dataflow modules.
DataFlowGraph can eventually use it to implement the
add_pipeline method to avoid duplicating things.

actorlib/structuring: add Converter

Converter enables easy conversions of data width on dataflows.
It handles the 3 possibles cases:
- downconverter
- upconverter
- direct connection when data width are identical.

Merge branch 'master' of github.com:m-labs/migen

flow/actor, actorlib/structuring: add packet support

bus/csr: add configurable address_width (needed more than 32 modules with CSR)

crc: generate error asynchronously to avoid stalling the flow and simplify

kc705: add Ethernet pins

xilinx_vivado: use .bat on Windows platforms (otherwise Vivado uses Unix scripts...)

xilinx_vivado: add hierarchical utilization report

fhdl/verilog: fix tristate to instance connection

Raise exception when not using correct boolean operators

flow/actor/Endpoint: clean up __getattr__

DMAWriteController: fix Demultiplexer layout

use new direct access on endpoints

_Endpoint: allow direct access of payload elements

remove trailing whitespaces

bank: add re to CSRStorage

being able to know when a register is updated is useful in many cases and avoid having to handle another register for that.
re is asserted when the the last CSR of the Compound is written. Software must also write Compound in the right order.

genlib/fsm: make first fsm.act() the reset state, even when using after_*/before_* methods before fsm.act

add generic CRCEngine, CRC32, CRCInserter and CRCChecker

CRCEngine implements a generic and optimized CRC LFSR. It will enable generation of CRC generators and checkers.
CRC32 is an implementation of IEEE 802.3 CRC using the CRCEngine.
CRC32Inserter and CRC32Checker have been tested on an ethernet MAC.

flow/actor: fix eop direction

flow/actor: add packetized parameter for Sink and Source

actorlib/structuring: add reverse parameter to Unpack and Pack

genlib/fifo/SyncFIFOBuffered: replace not supported

genlib/fifo: same 'level' semantics between SyncFIFOBuffered and FWFT SyncFIFO

setup.py: fix README filename

genlib/fifo: add replace command to sync FIFO

README: more markdown fixes

README: markdown fixes

README: use markdown

actorlib/spi: remove unneeded import

actorlib/spi: remove EventManager from DMAController

sim/icarus: add vpi directory to module search path

This allows running the iverilog simulations from the migen top directory
without having to install the .vpi anywhere.

cordic: round() constants if not power of two bitwidth, cleanup, simplify some logic

test_cordic: stop spewing out numbers

doc: update for NetworkX refactoring

examples/dataflow: adapt to new simple MultiDiGraph implementation

flow/network: replace NetworkX MultiDiGraph with simple implementation

examples/dataflow/dma: fix simulation, run it for 100 cycles

cordic: vivado is bad at inferring compact adder/subtractor logic

vivado: add more reporting

vivado: mode batch to prevent vivado from opening tcl shell on error

platforms/kc705: use jtaghs1_fast cable

kc705: enable DCI termination on DDR3

platforms/kc705: read the configuration flash faster (ISE only)

platforms: add -w option to bitgen_opt

kc705: add spiflash pins

vivado: enable bitstream compression (optional)

fhdl.structure: do not permit clock domain names that start with numbers

fhdl.structure: remove unused imports

Signal.__getitem__: raise TypeError and IndexError when appropriate

Signal.like: pass kwargs

vivado: make tcl a list of commands, add reporting

mibuild/programmer: remove unneeded needs_flash_proxy attr

platforms/kc705: remove DDR3 multirank pins

bus/dfi: add CKE and RESET_N

typo

mibuild/xilinx: connect CE on reset synchronizer FFs

genlib: add reset synchronizer

mibuild/xilinx: share more code between ISE and Vivado, use special overrides with Vivado, merge xilinx_tools into xilinx_common

platforms/kc705: fix speed grade

platforms/kc705: add automatic clk200 constraint

platforms/kc705: use XC3SProg

platforms/kc705: use Vivado by default

mibuild/programmer: fix XC3SProg init

mibuild/generic_platform: add recursive parameter to add_source_dir

genlib/fifo: use synchronous memory read instead of additional register

The latter causes problems with InsertReset

mibuild: move programmer to mibuild and create programmer directly in platforms

kc705/ddram: use lighter pin syntax

mibuild/xilinx_vivado: allow sharing Misc constraints with ISE: example: ISE: DIFF_TERM=True VIVADO: set property DIFF_TERM TRUE

kc705: add ddram pins

mibuild.xilinx_vivado: support settingsXX.sh

* in the process refactor the version search, the architecture bit width
 detection, the settings search and all also for xilinx_ise
* use distutils.version.StrictVersion

migen.fhdl.structure: add Signal.like(other)

This is a convenience method. Signal(flen(other)) is used frequently but that
drops the signedness. Signal((other.nbits, other.signed)) would be correct but
is long.

migen/sim/generic: use kwargs to pass parameters to icarus.Runner