Merge pull request #1228 from YosysHQ/dave/yy_buf_size

verilog_lexer: Increase YY_BUF_SIZE to 65536

Merge pull request #1234 from mmicko/fix_gzip_no_exist

Fix case when file does not exist

Fix case when file does not exist

Merge pull request #1226 from YosysHQ/dave/gzip

Add support for gzip'd input files

Update CHANGELOG

Signed-off-by: David Shah <dave@ds0.me>

verilog_lexer: Increase YY_BUF_SIZE to 65536

Signed-off-by: David Shah <dave@ds0.me>

Fix frontend auto-detection for gzipped input

Signed-off-by: David Shah <dave@ds0.me>

Add support for reading gzip'd input files

Signed-off-by: David Shah <dave@ds0.me>

Merge branch 'master' of github.com:YosysHQ/yosys

Bump abc to fix &mfs bug

Merge branch 'ZirconiumX-synth_intel_m9k'

Merge pull request #1218 from ZirconiumX/synth_intel_iopads

intel: Make -noiopads the default

Merge pull request #1219 from jakobwenzel/objIterator

made ObjectIterator comply with Iterator Interface

Merge pull request #1224 from YosysHQ/xilinx_fix_ff

xilinx: Fix missing cell name underscore in cells_map.v

replaced std::iterator with using statements

xilinx: Fix missing cell name underscore in cells_map.v

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1222 from koriakin/s6-example

Add a simple example for Spartan 6

Add a simple example for Spartan 6

made ObjectIterator extend std::iterator

this makes it possible to use std algorithms on them

intel: Make -noiopads the default

intel: Map M9K BRAM only on families that have it

This regresses Cyclone V and Cyclone 10 substantially, but these
numbers were artificial, targeting a BRAM that they did not contain.

Amusingly, synth_intel still does better when synthesizing PicoSoC
than Quartus when neither are inferring block RAM.

Merge pull request #1212 from YosysHQ/eddie/signed_ice40_dsp

ice40: Fix SB_MAC16 sim model for signed modes

Merge pull request #1214 from jakobwenzel/astmod_clone

initialize noblackbox and nowb in AstModule::clone

initialize noblackbox and nowb in AstModule::clone

Add "stat -tech cmos"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ice40: Fix test_dsp_model.sh

Signed-off-by: David Shah <dave@ds0.me>

ice40/cells_sim.v: Fix sign of J and K partial products

Signed-off-by: David Shah <dave@ds0.me>

ice40/cells_sim.v: LSB of A/B only signed in 8x8 mode

Signed-off-by: David Shah <dave@ds0.me>

Add tests for all combinations of A and B signedness for comb mul

Don't copy ref if exists already

Merge pull request #1208 from ZirconiumX/intel_cleanups

Assorted synth_intel cleanups from @bwidawsk

synth_intel: Use stringf

Merge pull request #1207 from ZirconiumX/intel_new_pass_names

synth_intel: rename for consistency with #1184

synth_intel: s/not family/no family/

synth_intel: revert change to run_max10

intel_synth: Fix help message

cyclonev has been a "supported" family since the initial commit. The old
commit message suggested to use a10gx which is incorrect.

Aside from the obvious lack of functional change due to this just being
a help message, users who were previously using "a10gx" for "cyclonev" will
also have no functional change by using "cyclonev" instead.

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Small code cleanup to remove if ladder

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Make family explicit and match

The help and code default to MAX10 for the family, however the couple of
if ladders defaulted to cycloneive. Fix this inconsistency and the next
patch will clean it up.

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Minor code cleanups

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

synth_intel: rename for consistency with #1184

Also fix a typo in the help message.

Merge pull request #1184 from whitequark/synth-better-labels

synth_{ice40,ecp5}: more sensible pass label naming

Merge pull request #1203 from whitequark/write_verilog-zero-width-values

write_verilog: dump zero width constants correctly

Remove old $pmux_safe code from write_verilog

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1204 from smunaut/fix_1187

ice40: Adapt the relut process passes to the new $lut/SB_LUT4 port map

ice40: Adapt the relut process passes to the new $lut <=> SB_LUT4 port map

The new mapping introduced in 437fec0d88b4a2ad172edf0d1a861a38845f3b1d
needed matching adaptation when converting and optimizing LUTs during
the relut process

Fixes #1187

(Diagnosis of the issue by @daveshah1 on IRC)

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

write_verilog: dump zero width constants correctly.

Before this commit, zero width constants were dumped as "" (empty
string). Unfortunately, 1364-2005 5.2.3.3 indicates that an empty
string is equivalent to "\0", and is 8 bits wide, so that's wrong.

After this commit, a replication operation with a count of zero is
used instead, which is explicitly permitted per 1364-2005 5.1.14,
and is defined to have size zero. (Its operand has to have a non-zero
size for it to be legal, though.)

Fixes #948 (again).

Merge pull request #1202 from YosysHQ/cmp2lut_lut6

cmp2lut transformation to support >32 bit LUT masks

synth_ecp5: rename dram to lutram everywhere.

synth_{ice40,ecp5}: more sensible pass label naming.

gen_lut to return correctly sized LUT mask

Forgot to commit

Add tests for cmp2lut on LUT6

Merge pull request #1188 from YosysHQ/eddie/abc9_push_inverters

abc9: push inverters driving box inputs (comb outputs) through $lut soft logic

Merge pull request #1186 from YosysHQ/eddie/abc9_ice40_fix

abc9/ice40: encapsulate SB_CARRY+SB_LUT4 into one box

Merge pull request #1200 from mmicko/fix_typo_liberty_cc

Fix typo, double "of"

Merge pull request #1199 from mmicko/extract_fa_fix

Fix check logic in extract_fa

Fix typo, double "of"

Fix check logic in extract_fa

Merge pull request #1196 from YosysHQ/eddie/fix1178

Fix different synth results between with and without debug output "-g"

$__ICE40_CARRY_LUT4 -> $__ICE40_FULL_ADDER as per @whitequark

Merge pull request #1189 from YosysHQ/eddie/fix1151

Error out if enable > dbits in memory_bram file

Merge pull request #1190 from YosysHQ/eddie/fix_1099

extract_fa to return nothing more gracefully

Merge pull request #1191 from whitequark/opt_lut-log_debug

Make opt_lut less chatty

Merge pull request #1195 from Roman-Parise/master

Updated FreeBSD dependencies in README.md

Merge pull request #1197 from nakengelhardt/handle-setrlimit-fail

smt: handle failure of setrlimit syscall

Revert "Add log_checkpoint function and use it in opt_muxtree"

This reverts commit 0e6c83027f24cdf7082606a5631468ad28f41574.

smt: handle failure of setrlimit syscall

Revert "Fix first divergence in #1178"

This reverts commit 1122a2e0671ed00b7c03658f5012e34df12f26de.

Merge branch 'master' into eddie/fix1178

Redesign log_id_cache so that it doesn't keep IdString instances referenced, fixes #1178

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add log_checkpoint function and use it in opt_muxtree

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1194 from cr1901/miss-semi

Fix missing semicolon in Windows-specific code in aigerparse.cc.

Fix missing semicolon in Windows-specific code in aigerparse.cc.

Signed-off-by: William D. Jones <thor0505@comcast.net>

Updated FreeBSD dependencies in README.md

opt_lut: make less chatty.

If ConstEval fails do not log_abort() but return gracefully

Error out if enable > dbits

ice40_opt to $__ICE40_CARRY_LUT4 into $lut not SB_LUT

Add comment

Update test with more accurate LUT mask

duplicate -> clone

More cleanup

Cleanup

Cleanup

Cleanup

More cleanup

Cleanup

Cleanup

Cleanup

Do not double count cells in abc

Merge pull request #1183 from whitequark/ice40-always-relut

synth_ice40: switch -relut to be always on

Use Const::from_string() not its constructor...

Off by one

Fix spacing

Remove double push

Map to and from this box if -abc9

ice40_opt to handle this box and opt back to SB_LUT4

Add new box to cells_sim.v

_ABC macro will map and unmap to this new box

Combine SB_CARRY+SB_LUT into one $__ICE40_CARRY_LUT4 box