bank/description/CSRStorage: set reset property of storage for use in test benches

flow/network: better determination of plumbing layout

actorlib/dma_asmi: drive dat_wm

actorlib/spi: add DMA read controller

actorlib/spi/SingleGenerator: use CSR alignment bits

bank/description/CSRStorage: support alignment bits

flow/network/CompositeActor: expose unconnected endpoints

flow/network/DataFlowGraph: add add_pipeline

actorlib/spi/Collector: cleanup, new APIs

actorlib/dma_asmi: support for writes

genlib/fifo: disable retiming on Gray counter outputs

genlib/cdc: add NoRetiming

fhdl/verilog: recursive Special lowering

genlib/fifo: add asynchronous FIFO

fhdl/specials/memory: do not write address register for async reads

graycounter: expose binary output

genlib: add Gray counter

Support for resetless clock domains

Change license to 2-clause BSD

bus/csr/SRAM: fix Module conversion errors

fhdl: support len() on all values

fhdl/verilog/_printinit: initialize undriven Special inputs (bug reported by Florent Kermarrec)

ioo+pytholite: use new Module API

fhdl/visit: add TransformModule

ioo: move to genlib

uio: remove Trampoline (Python 3.3 provides generator delegation instead)

flow: match record fields by position

genlib/record/connect: add match_by_position

flow: use Module and new Record APIs

flow: adapt to new Record API

bus: replace simple bus module with new bidirectional Record

New bidirectional-capable Record API

New CSR API

fhdl/module/finalize: pass additional args to do_finalize

fhdl/specials: clean up clock domain handling

actorlib/structuring/Cast: support inversion

bank/csrgen/BankArray: retain name information

bank/description/Register: add get_size

genlib/record: use getattr instead of __dict__

genlib/record: add eq

genlib/fifo: simple synchronous FIFO

fhdl/module: support clock domain remapping of submodules

genlib/cdc/MultiReg: output clock domain defaults to sys

examples/sim/fir: convert to new API

fhdl/verilog: optionally disable clock domain creation

examples/basic/arrays: demonstrate lowering of Array in Instance expression

Lowering of Special expressions + support ClockSignal/ResetSignal

fhdl/tools/_ArrayLowerer: complete support for arrays as targets

fhdl/tools/value_bits_sign: support not

fhdl/structure: style fix

Merge pull request #6 from larsclausen/master

Minor improvements

genlib/cdc/MultiReg: implement rename_clock_domain + get_clock_domains

genlib/cdc/MultiReg: remove idomain

fhdl/specials: fix rename_clock_domain declarations

sim: remove PureSimulable (superseded by Module)

structure: remove Fragment.call_sim

sim: compatibility with new ClockDomain API

Local clock domain example

Make ClockDomains part of fragments

flow/actor/filter_endpoints: deterministic order

bank/csrgen/BankArray: create banks in sorted order

bank/description: modify reg/mem in-place

Allow SimActors to produce/consume a constant stream of tokens

Currently a SimActor requires one clock period to recover from consuming or
producing a token. ack/stb are deasserted in the cycle where the token is
consumed/produced and only re-asserted in the next cycle. This patch updates the
code to keep the control signals asserted if the actor is able to produce or
consume a token in the next cycle.

The patch also sets 'initialize' attribute on the simulation method, this will
make sure that the control and data signals will be ready right on the first
clock cycle.

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

Add support for negative slice indices

In python a negative indices usually mean start counting from the right side.
I.e. if the index is negative is acutal index used is len(l) + i. E.g. l[-2]
equals l[len(l)-2].

Being able to specify an index this way also comes in handy for migen slices in
some cases. E.g. the following snippet can be implement to shift an abitrary
length register n bits to the right:
reg.eq(Cat(Replicate(0, n), reg[-n:])

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

examples/pytholite: use new APIs

sim/generic: support implicit get_fragment

vpi: make it work by default on Arch

examples/basic: use new APIs

fhdl/verilog: implicit get_fragment

fhdl/specials/Memory: automatic name#

bank: automatic register naming

fhdl/tracer: recognize CALL_FUNCTION_VAR opcode

fhdl/tracer: recognize LOAD_DEREF opcode

fhdl/tracer: remove leading underscores from names

README: update

bus/asmibus: use implicit finalization

Fix Register name conflict between Pytholite and Bank

bank/eventmanager: use module and autoreg

bus/asmibus: use fhdl.module API

fhdl/module: replace autofragment

bank/description/AutoReg: check that get_memories and get_registers are callable

bank/csrgen: BankArray

bank/description: AutoReg

migen/fhdl/autofragment: factorize

fhdl/autofragment: remove legacy functions

fhdl/tools/flat_iteration: generalize

fhdl/autofragment: fix submodules

fhdl/autofragment: empty build_fragment by default

Use common definition for FinalizeError

csr/SRAM: support for writes with memory widths larger than bus words

fhdl/verilog: tristate outputs are always wire

bus/csr: support memories with larger word width than the bus (read only)

fhdl/autofragment: bugfixes + add auto_attr

fhdl/autofragment: FModule

csr/SRAM: prefix page register with memory name

fhdl/verilog: insert reset before listing signals

bank/description: memprefix

fhdl/specials: allow setting memory name

uio/ioo: fix specials

fhdl/specials/Instance: _printintbool -> verilog_printexpr